芯片微缩超越晶体管：先进封装、光子学、测试与AI在SEMICON West 2026日益交织
Semiconductor Engineering发布的一篇背景性文章指出，芯片微缩正超越晶体管层面。文章提到在SEMICON West 2026上，先进封装、光子学、测试与AI日益交织，未来的讨论话题将会有很大不同。文章未说明任何具体厂商、产品、价格数据或事件原因。
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Semiconductor Engineering发布的一篇背景性文章指出，芯片微缩正超越晶体管层面。文章提到在SEMICON West 2026上，先进封装、光子学、测试与AI日益交织，未来的讨论话题将会有很大不同。文章未说明任何具体厂商、产品、价格数据或事件原因。
英特尔代工（Intel Foundry）的一篇评论文章称，引用美国半导体行业协会（Semiconductor Industry Association）数据，美国在全球半导体制造中的份额从1990年的37%降至2022年的10%。文章称，英特尔亚利桑那州Fab 62的建设和工具安装正在进行中，预计2028年底投入运营，同时其俄亥俄州项目达到了又一个结构里程碑；文章强调建设进展是为未来需求做准备的信号，但最终影响将取决于执行、客户采用和制造竞争力。文章还称，英特尔与49个州的4,500多家供应商合作，每年在美国国内的支出超过290亿美元。以上为评论文章内容与英特尔的表述，属计划中/进行中的建设，并非已实现的产能结果。
一位前台积电副总裁表示，随着AI计算需求增长，半导体行业正走向技术转折点，AI芯片的微缩正转向3D方向，每瓦性能成为新的基准。原文指出，晶体管微缩长期推动芯片密度、性能和能效提升，而推进的制程节点如今在器件架构、材料、工艺集成和设计方面带来更大复杂性，使创新超越单个芯片。此为观点性背景内容，不涉及具体价格、产能或商业事件。
这是SK hynix于2026年10月21日发布的AI生态系统系列第4篇技术评论文章，作者为OXMIQ Labs创始人兼CEO Raja Koduri（曾负责Apple、AMD和Intel的GPU与AI加速器架构开发），主题为半导体范式正转向存储器。文章观点认为：AI性能正从纯算力转向数据移动与放置，存储器带宽与层级主导成本；Transformer模型增长使缓存复用假设失效，系统反复从DRAM或HBM读取数据，低延迟小批量推理中存储带宽可能成为瓶颈。文中指出HBM通过TSV和中介层将多个DRAM裸片垂直堆叠，将计算与存储距离从厘米缩短到毫米；作者称2015年在AMD参与基于HBM的GPU开发，后在Intel主导开发集成47个chiplet和四个HBM2e堆叠的Ponte Vecchio。文章还介绍混合键合（铜对铜直接键合取代微凸点）以及PIM（存内处理）技术，称PIM在特定工作负载下可将能耗降低10到100倍，但同时面临热管理等挑战。文章为作者个人观点、属背景分析，不构成价格、产能、库存或供需的实际事件报道。
瑞萨电子近日发布了基于Gen 4+技术的650-V、20-mΩ d-mode GaN FET，采用8×8 mm双面散热（DSC）PQFN封装，型号为TP65H020G4PLSGBD，目前已向AI数据中心OEM和ODM送样，量产计划于2027年中。据瑞萨称，Gen 4+相较Gen 4通过单元设计和比导通电阻的渐进式改进，实现更低的RDS(on)、更小的尺寸、更低的栅极电容（CGS、CGD）和输出电容（Coss）；Gen 6预计要到2027年才提供样品。该器件为d-mode，与LV硅MOSFET配对使用。封装支持顶面、底面或双面散热，当前支持20-mΩ器件，未来10–15-mΩ器件或可单冷板散热。相比TOLT封装，DSC PQFN在x-y轴封装面积减少约57%至60%，高度约1 mm（对比TOLT的2.35 mm，表格中为2.3 mm），热阻抗低9%至10%（0.36 °C/W对比0.4 °C/W），四开关功率级PCB面积可减少约15%至25%。在6-kW、800 V转48 V、运行于650 kHz至1 MHz的IBC演示板风冷测试中，DSC全负载效率提升0.14%，相当于6-kW转换器中约10+ W的额外功率；测试未使用液冷，下一步将进行液冷测试。DSC 8×8（含650-V GaN）应用于初级侧，每个模块仅承受约400 V，两个模块串联以适应800 V总线。DSC封装技术的主要应用是初级侧800 V DC转换为48 V、12 V和6 V的中间总线转换器（IBC）。针对800 V转6 V输出电流超过3,000 A的情况，瑞萨正与EPC合作推进LV GaN的DSC封装选项。瑞萨在10月12日至15日于加州圣何塞举行的OCP全球峰会上展示了该器件，作为其800-V电源解决方案的一部分。
10月19日，北京铭芯启睿科技有限公司宣布完成超4亿元A轮融资，由博原资本领投，博世创投、米哈游、兆易创新等跟投，小米战投等老股东持续加注；相关报道未披露本轮估值及股权稀释比例。本轮资金将用于RRAM（阻变存储器）产业化、商业化及新产品LPU（语言处理单元）研发。同日披露前Graphcore总裁兼大中华区总经理卢涛加入公司，出任CEO兼联合创始人，并启动第一代LPU研发，面向大模型推理场景；卢涛表示第一代LPU不采用RRAM，将使用更成熟的存储介质，目标为支持数万亿参数完整模型、实现每用户每秒1000 Token，该指标为研发目标，尚无实测性能支撑；LPU目前处于研发阶段，未披露流片、验证或交付时间表。此前10月14日，公司发布首代1Gb RRAM芯片泰山一号流片信息，基于1TnR技术路线（1T4R结构，一个选择晶体管对应四个阻变存储单元），搭配28纳米CMOS工艺，披露存储密度30Mb/mm²、访问延时小于20纳秒，并集成片上硬件纠错电路；泰山一号已完成流片、正在推进验证，尚未披露量产进展。公司三条产品线中的嵌入式RRAM IP已进入客户场景并计划扩大规模，但未披露客户名称、订单金额或出货量；混合存算产品未披露具体芯片型号、流片进度或商业化节点。
IBM与西门子将开展合作研究，开发IBM的nanostack晶体管架构，目标是将该设计推向制造阶段。两家公司称该工作可能影响全球芯片性能、能效和人工智能计算，因其旨在解决7埃节点之后的设计、仿真、光刻和生产挑战。此为合作研究计划，尚未涉及实际制造。
华为科学家黄宇在2026年10月15日的湾区芯片博览会上表示，EDA工具是Tau（τ）定律面临的最大挑战。华为于2026年5月25日在ISCAS 2026正式提出Tau定律，并在2026年10月发布搭载基于LogicFolding技术的Kirin 9050 Pro芯片的Mate 90系列，标志该理论从概念走向商用。
Kulicke & Soffa 财政第三季度 2026 年净收入为 3.304 亿美元，同比增长 123%，毛利率 47.8%，非GAAP每股收益 1.20 美元，超出预期。公司预计财政 2026 年第四季度收入约为 3.75 亿美元，截至 2026 年 10 月 3 日，因半导体、存储、汽车和工业市场需求增强。
Terafab 项目已获得 16.8 亿美元的一期资金（四期总额最高可达 119 亿美元）；其位于奥斯汀的研究晶圆厂正在每月处理几千片晶圆，迭代工艺配方、晶体管设计和封装变体，而格里姆斯县正在建设的产能晶圆厂目标是每月 10 万片晶圆起始量，首片硅预计在 2029 年交付，采用埃隆·马斯克所命名的英特尔 14A 工艺。站点和一期资金已获批准，研究晶圆厂正在施工，但尚未公开首片晶圆日期或所有权条款，且特斯拉和英特尔均未签订合约约束。文章认为，先进封装而非光刻将决定单屋顶概念是否盈利。
onsemi与Sungrow宣布将onsemi的EliteSiC混合功率模块技术集成到Sungrow的PowerTitan 3.0储能平台，用于电网级储能系统的高功率DC-AC转换。据onsemi称，与上一代平台相比，新架构将逆变器级效率提升0.4个百分点，支持额定功率最高450 kW的功率转换单元，峰值效率超过99.3%。onsemi的分析显示，在100 MW电池储能装置中，0.4%的效率提升每年可节省超过475 MWh电量（与上一代模块相比）。该SiC混合技术结合碳化硅与硅功率器件，采用三级逆变器架构，提供更高功率密度和更好热性能。双方曾在平台开发、系统优化、工程验证和资格认证方面合作，此次采用建立在两家公司既有的战略关系之上。
ASM技术副总裁Glen Wilk在SEMICON West 2026期间于旧金山Moscone Center举行的CEO Summit面板会议上(当地时间10月14日)表示，传统微缩实际上已走到其使用寿命的尽头，材料将不再仅仅支持微缩，而是将驱动半导体创新。他解释，仅靠工艺微型化已无法满足人工智能对计算性能和能效的要求，并以晶体管栅极为例：作为栅介质使用超过50年的二氧化硅被氧化铪等高k材料取代，以降低栅极漏电流并改善晶体管性能；他还强调热管理领域需要材料创新。ASM的主要收入来源是ALD和外延设备；钼等新型互连金属也可用ALD沉积，GAA晶体管所需的硅和硅锗薄膜则用外延设备生长，因此新材料的引入对ASM构成收入增长机会。会议发言未涉及具体价格、产量或订单数据，原文未说明原因之外的额外背景。
中国最大的芯片设备制造商正通过收购方式进入混合键合（hybrid bonding）领域，这是一种先进封装工艺，全球厂商从Besi到ASML也在竞相追逐。分析师指出，对中国企业而言利害关系不同：由于美国出口管制限制了获取先进制程晶体管微缩所需设备的渠道，更密集地堆叠和连接芯片已成为缩小性能差距所剩无几的路径之一，华为将这一路线概括为其'Tau scaling law'（Tau扩展定律）。事件为正在进行的收购布局，具体收购标的、金额与时间表原文未说明。
华为半导体业务无线终端芯片产品管理部部长徐松余近日公开解读称，韬定律（逻辑折叠技术）并非简单把几颗芯片物理堆叠，而是在芯片设计最初阶段以三维视角完成系统设计，实现缩短信号走线、提升晶体管密度。已正式落地量产的麒麟9050系列单颗芯片拥有超过5000万混合键合点，有效信号互连数量超过500万，晶体管密度相比前代提升53.5%；其中麒麟9050 Pro的CPU主频提升12.7%、CPU大核能效提升41%、GPU性能提升40%、GPU能效提升45%、NPU算力提升140%、NPU能效提升66%。华为说明，有效逻辑折叠要求混合键合间距与芯片顶层金属间距比值小于3；麒麟9050 Pro顶层金属间距为720nm，对应键合间距须小于2微米，目前工艺精度已做到1.5微米，2027年可推进至1微米。徐松余还透露，定位下一代的麒麟2027芯片已研发就绪，截至公开解读发布时所有项目测试结果均符合预期，逻辑折叠技术路线未来十年持续迭代演进具备可行性。
华为半导体EDA首席科学家黄宇于10月15日在2026湾芯展的公开演讲中表示，华为提出的韬定律当前面对的最大核心挑战集中在全流程EDA工具领域，整个韬定律推进落地的全路径里最大的挑战始终来自EDA工具的适配迭代。他详细拆解了韬定律的四层架构：第一层为器件层，核心方向是优化晶体管物理结构和芯片内部互联方式，从最源头压缩器件运行的时间常数；第二层为链路层，是整个韬定律体系里最具突破性的自主创新点；第三层为芯片层，核心逻辑是通过软硬件深度协同设计，探索全新的算力芯片架构路径；第四层为系统层，即超级节点、机柜互联场景，优化方向是研发更高效的通讯协议，实现数据传输速度的量级提升。他还指出先进制造工艺挑战、大规模量产工程化挑战、全栈系统设计挑战也是推进过程中需逐个攻克的核心难关。
据《科创板日报》10月15日报道，华为半导体EDA首席科学家黄宇今日在2026湾芯展上表示，韬定律最大挑战在于EDA工具，同时工艺挑战、工程挑战和系统设计挑战也都存在。黄宇透露，华为的韬（τ）定律主要分四层：最基础的器件层，优化晶体管结构和互联方式，从源头压缩器件时间常数；第二层是链路层，是其最大的创新点；第三层是芯片层，软硬件协同设计，形成新架构；第四层是系统层，即超级节点、机柜互联，需要更好的通讯协议和更快的速度。原文未说明价格或供应影响。
IBM与西门子宣布开展研究合作，推进IBM的3D纳米堆叠（3D nanostack）晶体管架构，目标是应对未来埃级（angstrom-scale）半导体在设计和制造上的挑战。双方将把IBM的半导体研究与西门子在电子设计自动化（EDA）、仿真和光刻方面的专长相结合，帮助该技术更接近商业化量产。该合作为研究协作，距离商业化生产仍为目标方向而非已实现结果，原文未说明原因或具体时间表。
原文指出AI芯片制造复杂度上升，正在为半导体设备供应商创造新机会。Applied Materials表示，晶体管数量增加、互连密度提升以及更先进的内存架构，正在扩大对逻辑、DRAM和高带宽内存(HBM)制造环节的设备需求。文中未给出具体数字、日期或价格变动，属于行业背景信息。
IBM与西门子宣布开展联合研究，推进IBM今年公布的NanoStack晶体管架构，重点开发新一代芯片设计、仿真与制造所需的工具和工艺；IBM负责半导体器件技术，西门子贡献电子设计自动化、工艺模拟、光刻优化及先进制造软件能力。NanoStack把传统并排排布的晶体管改为垂直堆叠并让不同层错位排列，IBM称其为业界已知首种基于纳米片的三维晶体管设计。IBM今年6月公布其7埃米级（0.7纳米）技术研究成果，称在指甲大小的芯片上可集成近1000亿个晶体管，密度约为其2纳米芯片的两倍；据IBM论文估算，与其2纳米节点相比最高可带来约50%的性能提升，或在性能相当时降低约70%的能耗；另有研究显示NanoStack架构可使SRAM面积缩小约40%——这些均属IBM对研究技术的测算和预测，不是已量产产品的实测表现。IBM表示已通过超薄介电键合、双沟道工程及可正常切换的CMOS反相器等实验验证NanoStack具备实际制造和运算可行性，但量产仍需解决晶圆键合与对准、层间散热、微细布线、背面供电及三维检测等问题；IBM曾称最早可能在未来五年内推进至生产阶段。此次合作公告未公布具体开发时间表、投资金额或商业量产客户，重点在于建立工具链而非宣布新芯片投产。
IBM(纽约证券交易所代码:IBM)与西门子今日宣布开展新研究合作,旨在推进IBM今年早些时候发布的纳米堆叠(nanostack)晶体管架构。该合作将结合IBM在半导体器件创新方面的领先地位与西门子在电子设计自动化(EDA)、工艺仿真、光刻优化和先进制造软件方面的专业知识,以加速nanostack的开发。据原文,nanostack是业界已知首个三维纳米片(nanosheet)设计,通过垂直堆叠和交错排列晶体管在芯片上容纳更多晶体管,在当前7埃(angstrom)节点上于指甲大小的空间内实现近1000亿个晶体管;该设计还可在每个堆叠层内使用不同材料组合,独立优化每个晶体管的性能和能效,为能效、性能和SRAM缩放带来提升。此为合作研究宣布,属计划阶段,原文未说明原因。
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| Connector | $0.75 | +0.2% |
| CPU | $386.74 | −21.3% |
| DDR4 | $88.40 | −0.2% |
| DDR52026-W13 | $14.89 | −11.2% |
| GPU | $478.20 | +8.2% |
| MCU | $0.68 | −61.7%Unusual |
| MLCC | $0.01 | +54.0%Unusual |
| MOSFET | $0.12 | −82.8%Unusual |
| PMIC2026-W13 | $0.44 | −12.5% |
| SSD/HDD | $288.43 | n/a |