华为科学家称EDA工具是τ定律最大挑战
华为科学家黄宇在2026年10月15日的湾区芯片博览会上表示，EDA工具是Tau（τ）定律面临的最大挑战。华为于2026年5月25日在ISCAS 2026正式提出Tau定律，并在2026年10月发布搭载基于LogicFolding技术的Kirin 9050 Pro芯片的Mate 90系列，标志该理论从概念走向商用。
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华为科学家黄宇在2026年10月15日的湾区芯片博览会上表示，EDA工具是Tau（τ）定律面临的最大挑战。华为于2026年5月25日在ISCAS 2026正式提出Tau定律，并在2026年10月发布搭载基于LogicFolding技术的Kirin 9050 Pro芯片的Mate 90系列，标志该理论从概念走向商用。
Kulicke & Soffa 财政第三季度 2026 年净收入为 3.304 亿美元，同比增长 123%，毛利率 47.8%，非GAAP每股收益 1.20 美元，超出预期。公司预计财政 2026 年第四季度收入约为 3.75 亿美元，截至 2026 年 10 月 3 日，因半导体、存储、汽车和工业市场需求增强。
Terafab 项目已获得 16.8 亿美元的一期资金（四期总额最高可达 119 亿美元）；其位于奥斯汀的研究晶圆厂正在每月处理几千片晶圆，迭代工艺配方、晶体管设计和封装变体，而格里姆斯县正在建设的产能晶圆厂目标是每月 10 万片晶圆起始量，首片硅预计在 2029 年交付，采用埃隆·马斯克所命名的英特尔 14A 工艺。站点和一期资金已获批准，研究晶圆厂正在施工，但尚未公开首片晶圆日期或所有权条款，且特斯拉和英特尔均未签订合约约束。文章认为，先进封装而非光刻将决定单屋顶概念是否盈利。
onsemi与Sungrow宣布将onsemi的EliteSiC混合功率模块技术集成到Sungrow的PowerTitan 3.0储能平台，用于电网级储能系统的高功率DC-AC转换。据onsemi称，与上一代平台相比，新架构将逆变器级效率提升0.4个百分点，支持额定功率最高450 kW的功率转换单元，峰值效率超过99.3%。onsemi的分析显示，在100 MW电池储能装置中，0.4%的效率提升每年可节省超过475 MWh电量（与上一代模块相比）。该SiC混合技术结合碳化硅与硅功率器件，采用三级逆变器架构，提供更高功率密度和更好热性能。双方曾在平台开发、系统优化、工程验证和资格认证方面合作，此次采用建立在两家公司既有的战略关系之上。
ASM技术副总裁Glen Wilk在SEMICON West 2026期间于旧金山Moscone Center举行的CEO Summit面板会议上(当地时间10月14日)表示，传统微缩实际上已走到其使用寿命的尽头，材料将不再仅仅支持微缩，而是将驱动半导体创新。他解释，仅靠工艺微型化已无法满足人工智能对计算性能和能效的要求，并以晶体管栅极为例：作为栅介质使用超过50年的二氧化硅被氧化铪等高k材料取代，以降低栅极漏电流并改善晶体管性能；他还强调热管理领域需要材料创新。ASM的主要收入来源是ALD和外延设备；钼等新型互连金属也可用ALD沉积，GAA晶体管所需的硅和硅锗薄膜则用外延设备生长，因此新材料的引入对ASM构成收入增长机会。会议发言未涉及具体价格、产量或订单数据，原文未说明原因之外的额外背景。
中国最大的芯片设备制造商正通过收购方式进入混合键合（hybrid bonding）领域，这是一种先进封装工艺，全球厂商从Besi到ASML也在竞相追逐。分析师指出，对中国企业而言利害关系不同：由于美国出口管制限制了获取先进制程晶体管微缩所需设备的渠道，更密集地堆叠和连接芯片已成为缩小性能差距所剩无几的路径之一，华为将这一路线概括为其'Tau scaling law'（Tau扩展定律）。事件为正在进行的收购布局，具体收购标的、金额与时间表原文未说明。
华为半导体业务无线终端芯片产品管理部部长徐松余近日公开解读称，韬定律（逻辑折叠技术）并非简单把几颗芯片物理堆叠，而是在芯片设计最初阶段以三维视角完成系统设计，实现缩短信号走线、提升晶体管密度。已正式落地量产的麒麟9050系列单颗芯片拥有超过5000万混合键合点，有效信号互连数量超过500万，晶体管密度相比前代提升53.5%；其中麒麟9050 Pro的CPU主频提升12.7%、CPU大核能效提升41%、GPU性能提升40%、GPU能效提升45%、NPU算力提升140%、NPU能效提升66%。华为说明，有效逻辑折叠要求混合键合间距与芯片顶层金属间距比值小于3；麒麟9050 Pro顶层金属间距为720nm，对应键合间距须小于2微米，目前工艺精度已做到1.5微米，2027年可推进至1微米。徐松余还透露，定位下一代的麒麟2027芯片已研发就绪，截至公开解读发布时所有项目测试结果均符合预期，逻辑折叠技术路线未来十年持续迭代演进具备可行性。
华为半导体EDA首席科学家黄宇于10月15日在2026湾芯展的公开演讲中表示，华为提出的韬定律当前面对的最大核心挑战集中在全流程EDA工具领域，整个韬定律推进落地的全路径里最大的挑战始终来自EDA工具的适配迭代。他详细拆解了韬定律的四层架构：第一层为器件层，核心方向是优化晶体管物理结构和芯片内部互联方式，从最源头压缩器件运行的时间常数；第二层为链路层，是整个韬定律体系里最具突破性的自主创新点；第三层为芯片层，核心逻辑是通过软硬件深度协同设计，探索全新的算力芯片架构路径；第四层为系统层，即超级节点、机柜互联场景，优化方向是研发更高效的通讯协议，实现数据传输速度的量级提升。他还指出先进制造工艺挑战、大规模量产工程化挑战、全栈系统设计挑战也是推进过程中需逐个攻克的核心难关。
据《科创板日报》10月15日报道，华为半导体EDA首席科学家黄宇今日在2026湾芯展上表示，韬定律最大挑战在于EDA工具，同时工艺挑战、工程挑战和系统设计挑战也都存在。黄宇透露，华为的韬（τ）定律主要分四层：最基础的器件层，优化晶体管结构和互联方式，从源头压缩器件时间常数；第二层是链路层，是其最大的创新点；第三层是芯片层，软硬件协同设计，形成新架构；第四层是系统层，即超级节点、机柜互联，需要更好的通讯协议和更快的速度。原文未说明价格或供应影响。
IBM与西门子宣布开展研究合作，推进IBM的3D纳米堆叠（3D nanostack）晶体管架构，目标是应对未来埃级（angstrom-scale）半导体在设计和制造上的挑战。双方将把IBM的半导体研究与西门子在电子设计自动化（EDA）、仿真和光刻方面的专长相结合，帮助该技术更接近商业化量产。该合作为研究协作，距离商业化生产仍为目标方向而非已实现结果，原文未说明原因或具体时间表。
原文指出AI芯片制造复杂度上升，正在为半导体设备供应商创造新机会。Applied Materials表示，晶体管数量增加、互连密度提升以及更先进的内存架构，正在扩大对逻辑、DRAM和高带宽内存(HBM)制造环节的设备需求。文中未给出具体数字、日期或价格变动，属于行业背景信息。
IBM与西门子宣布开展联合研究，推进IBM今年公布的NanoStack晶体管架构，重点开发新一代芯片设计、仿真与制造所需的工具和工艺；IBM负责半导体器件技术，西门子贡献电子设计自动化、工艺模拟、光刻优化及先进制造软件能力。NanoStack把传统并排排布的晶体管改为垂直堆叠并让不同层错位排列，IBM称其为业界已知首种基于纳米片的三维晶体管设计。IBM今年6月公布其7埃米级（0.7纳米）技术研究成果，称在指甲大小的芯片上可集成近1000亿个晶体管，密度约为其2纳米芯片的两倍；据IBM论文估算，与其2纳米节点相比最高可带来约50%的性能提升，或在性能相当时降低约70%的能耗；另有研究显示NanoStack架构可使SRAM面积缩小约40%——这些均属IBM对研究技术的测算和预测，不是已量产产品的实测表现。IBM表示已通过超薄介电键合、双沟道工程及可正常切换的CMOS反相器等实验验证NanoStack具备实际制造和运算可行性，但量产仍需解决晶圆键合与对准、层间散热、微细布线、背面供电及三维检测等问题；IBM曾称最早可能在未来五年内推进至生产阶段。此次合作公告未公布具体开发时间表、投资金额或商业量产客户，重点在于建立工具链而非宣布新芯片投产。
IBM(纽约证券交易所代码:IBM)与西门子今日宣布开展新研究合作,旨在推进IBM今年早些时候发布的纳米堆叠(nanostack)晶体管架构。该合作将结合IBM在半导体器件创新方面的领先地位与西门子在电子设计自动化(EDA)、工艺仿真、光刻优化和先进制造软件方面的专业知识,以加速nanostack的开发。据原文,nanostack是业界已知首个三维纳米片(nanosheet)设计,通过垂直堆叠和交错排列晶体管在芯片上容纳更多晶体管,在当前7埃(angstrom)节点上于指甲大小的空间内实现近1000亿个晶体管;该设计还可在每个堆叠层内使用不同材料组合,独立优化每个晶体管的性能和能效,为能效、性能和SRAM缩放带来提升。此为合作研究宣布,属计划阶段,原文未说明原因。
西门子宣布推出Tessent™ Silicon Executable（TSE）软件，这是一款独立应用程序，可将测试图形转换并直接应用到高速接口与协议（标题提及PCIe和USB）上执行，并从测试设备生态系统向Tessent In-System Test片上硬件传递测试数据。该软件是西门子宣布的产品发布，属于生态合作性质：TSE与自动测试设备（ATE）供应商Advantest和Teradyne合作发布。Advantest表示将把西门子TSE集成到其带Link Scale的V93000平台，并通过SiConic扩展至硅前验证和DFT实验室工程；Teradyne表示已将Tessent Silicon Executable集成到其UltraFLEXplus的UltraPort仪器中，并称其是首家为客户提供通过PCIe运行SSN、面向PCIe Gen 6接口的标准路径的测试机公司，称这可显著提升性能并缩短测试时间。西门子EDA的Ankur Gupta给出的原因是：硅复杂性、多裸片和新晶体管技术正在推动测试内容增长。原文未提供价格或市场影响的量化数据。
Google DeepMind与哥伦比亚大学合作，利用AI自动化芯片设计验证流程。针对现代AI芯片验证流程繁琐的问题，LLM技术提供了新的解决方案。
该技术长期利好EDA行业效率提升，但短期对现货价格无直接影响。
台湾《经济日报》引述业界消息称，苹果、英伟达、AMD和高通等客户近期追加预订台积电2纳米家族产能，订单规模增加约10%至20%，报道据此估计台积电2026年底2纳米月产能可能升至12万片，高于此前市场预估的9万至10万片。此前市场对台积电2027年2纳米月产能的预测区间约为11万至14万片；若年底12万片的估算成真，意味着可能比原先预期更早触及该区间低端，但不能据此推断14万片上限也会提前实现。上述数字来自媒体引述的业界估算和匿名消息，并非台积电正式公布的产能承诺，月产能为名义生产能力，不等同于实际晶圆出货量或可用芯片数量。台积电官方资料确认N2制程已于2025年第四季度按计划进入量产，采用第一代纳米片晶体管技术，衍生工艺N2P计划于2026年下半年量产；公司尚未在官网披露N2月产能达到12万片的消息。台积电今年北美技术论坛据报提到2026年将有五座N2厂进入产能爬坡阶段（新竹两座、高雄三座），N2首年晶圆产出预计较N3首年高45%，2026至2028年N2产能年复合增长率目标约70%。需求增长与人工智能及高性能计算芯片扩张有关；美国银行分析师另估台积电2纳米制程营收占比可能从第二季度约3%上升至第三季度11%，同样为分析师预测而非公司实际结果。爬坡过程仍受制于设备安装、工艺良率和客户产品设计周期。
CanSemi 在 ChiNext 首日（10月13日）以 IPO 价格 12.01 元人民币每股发行，开盘股价涨至 45 元人民币，涨幅 274.69%，募资约 75 亿元人民币。
CXMT总裁曹坤宇宣布，公司首款4F² DRAM产品将是服务器DDR5 RDIMM，预计年底前推出；该宣布在Integrated Chips and Chiplets Conference上周六发表，文章发表于2026年10月13日。该内存采用垂直晶体管将电池占地面积在纸上减少约三分之一，但尚未公布速度或容量。CXMT预计将销售一种仅在三星和SK海力士研究论文中出现的存储单元。原文未说明原因。
2026年10月13日，华为披露下一代麒麟芯片进展，表示2027年麒麟芯片已进入测试阶段且测试结果符合预期；自2023年以来基于麒麟芯片的终端产品累计发货超过1亿部；麒麟9050系列晶体管密度提升53.5%，CPU大核能效提升41%，NPU算力提升140%；麒麟9050 Pro混合键合间距目前为1.5微米，计划在2027年缩小至1微米并探索更多层逻辑折叠。原文未说明原因。
爆款新品里，到底装了谁的芯片？拆开，一颗一颗给你看。
全部拆解| Analog | $0.68 | −5.9% |
|---|---|---|
| 连接器 | $0.75 | +0.2% |
| CPU | $386.74 | −21.3% |
| DDR4 | $88.40 | −0.2% |
| DDR52026-W13 | $14.89 | −11.2% |
| GPU | $478.20 | +8.2% |
| MCU | $0.68 | −61.7%异常波动 |
| MLCC | $0.01 | +54.0%异常波动 |
| MOSFET | $0.12 | −82.8%异常波动 |
| PMIC2026-W13 | $0.44 | −12.5% |
| SSD/HDD | $288.43 | 暂无 |