华为麒麟9050 Pro采用LogicFolding垂直堆叠设计
Geekerwan与Kurnal Insights拆解了华为Mate 90 Pro Max的麒麟9050 Pro,发现其采用两个垂直堆叠的芯片而非传统单平面设计。这展示了华为独特的LogicFolding封装技术。
(技术趋势,无直接供应影响)。
- 相关厂商
- Huawei、HiSilicon
- 影响评分
- 10 / 100,低影响
Geekerwan与Kurnal Insights拆解了华为Mate 90 Pro Max的麒麟9050 Pro,发现其采用两个垂直堆叠的芯片而非传统单平面设计。这展示了华为独特的LogicFolding封装技术。
(技术趋势,无直接供应影响)。
JEDEC发布首个硅光可靠性标准JESD264,规范调制器与波导测试。该标准填补光学测试空白,解决多芯片模块的热应力与对准问题。
(技术标准化推动行业应用,短期供需无显著变化)。
Altman支持的初创公司Volantis计划利用光子中介层将AI加速器内存带宽提升至240 TB/s,容量达10 TB。该技术通过光波导替代电气互连,突破传统GPU受限于芯片边缘的容量瓶颈。
技术概念,短期无供需影响。
英特尔于2022年提交专利,拟将Micro LED集成至CPU封装。该方案基于玻璃基板与TGV技术,旨在实现动态光效与状态指示。
英特尔玻璃基板技术长期布局,但当前无现货交易影响。
英特尔预计14A节点2028年量产,性能提升15-20%。该节点计划2027年下半年风险量产,目标对标台积电A14。
技术指标优化,中性:当前无现货价格影响。
台积电LC Lu在OIP论坛提出AI芯片设计路线图,聚焦纳米片晶体管与先进封装。为解决AI训练与推理的功耗瓶颈,路线图强调逻辑与内存集成及光互连技术。
长期技术演进利好先进封装与HBM产业链,但短期无具体供需数据。
Velaura公司宣称其技术可将AI算力功耗降低2X至4X。该技术主要针对算术计算单元,占XPU功耗的40%-70%。
随着算力成为AI瓶颈,能效提升有望刺激相关芯片需求。
英特尔18A-P工艺通过Power Boost和应变工程,将RibbonFET和PowerVia性能提升至第一代以上,功耗降低18%,开关速度提升12%。该工艺在保持设计兼容性的前提下,通过优化接触电阻和互连层,实现了更高的晶体管驱动电流。
该技术升级将增强英特尔代工服务的长期竞争力,但短期内对现货市场价格无直接影响。
ChipAgents开发AI代理架构自动化芯片设计流程,工程师转型为架构师。
(技术趋势,无直接供需影响)。
合见工软发布国内首款三维芯片物理设计工具UniVista 3DIC Designer,适配逻辑折叠与韬定律技术。该工具打破国内商用级3DIC物理设计工具空白,支持2-die/3-die逻辑折叠及异构堆叠。
国产EDA产业链,为AI算力芯片提供自主可控的三维设计底座。
HBM4将接口翻倍至2048,带宽目标2.8TB/s。文章对比HBM与DDR5,指出AI算力受限于内存墙,HBM通过堆叠提升性能。
HBM技术迭代加速,但制造成本和散热挑战增加。
Signaloid CEO宣布将于2026年5月流片新ASIC,其UxHw技术旨在提升机器人与物理AI应用性能。该技术通过在运行时维护概率分布元数据,目标实现10至100倍性能提升。
目前属于技术趋势与研发背景,对现货市场供需无直接影响。
Keysight首席技术官Jonathan Wright探讨多物理场工作流与AI的融合,指出当前工程团队在AI验证方面存在盲区。
工程软件领域的技术演进趋势。
Siemens EDA在DAC 2026更新Questa One,引入AI驱动的验证和更快的引擎。该工具旨在提高SoC和3D IC设计的生产力,并集成Tessent DFT以缩短仿真时间。
(中性):该更新提高了设计效率,但尚未改变芯片的现货价格或供应基本面。
台积电与阳明交大团队开发出0.42纳米氧化铝界面,用于单层二硫化钼晶体管。该技术解决了二维半导体栅极介电层成核难题,实现了强电场控制与低漏电。
该技术属于基础研发突破,目前对现货价格及供需无直接影响。
Blaize推出Graph Streaming Processor (GSP)架构,旨在减少AI推理中的数据移动。该公司主张通过混合AI策略,利用硬件调度器优化数据流,而非单纯堆砌算力。
目前仅处于技术概念阶段,对短期现货价格无直接影响,属于AI芯片架构创新趋势。
吕贝克大学研究人员发布SPARC框架,用于预硅片电源侧信道泄漏的自动化根本原因分析。该工具利用宏单元级信息流跟踪增强阴影逻辑,以标记开关活动并定位泄漏源。
此技术进展属于研发范畴,目前对现货市场价格及供应链无直接冲击。
TSMC面板级封装CoPoS与Intel EMIB技术对比,前者旨在提升AI加速器面积利用率,后者通过局部硅桥降低互连成本。CoPoS可支持更大尺寸的AI加速器,但电气性能与良率数据尚不明确;EMIB已量产多年。
两者在电气性能与制造工艺上存在不同权衡,影响未来高带宽内存封装方案选择。
BEOL集成磁技术通过在CMOS晶圆上沉积磁薄膜和导电绕组,将无源元件嵌入半导体制造工艺。该技术利用标准金属互连步骤和低温沉积工艺,制造平面螺旋或环形微型电感器,减少寄生电阻和电感。
第3部分详解CXL内存扩展器验证流程,涵盖系统RAM与设备DAX集成模式及调试工具使用。文章回顾了引导路径以区分传输缺陷与配置错误。
CXL内存扩展器技术验证进展。
爆款新品里,到底装了谁的芯片?拆开,一颗一颗给你看。
全部拆解| Analog | $0.68 | −5.9% |
|---|---|---|
| 连接器 | $0.75 | +0.2% |
| CPU | $386.74 | −21.3% |
| DDR4 | $88.40 | −0.2% |
| DDR52026-W13 | $14.89 | −11.2% |
| GPU | $478.20 | +8.2% |
| MCU | $0.68 | −61.7%异常波动 |
| MLCC | $0.01 | +54.0%异常波动 |
| MOSFET | $0.12 | −82.8%异常波动 |
| PMIC2026-W13 | $0.44 | −12.5% |
| SSD/HDD | $288.43 | 暂无 |