JEDEC定硅光标准,TSMC量产200Gbps调制器
JEDEC发布首个硅光可靠性标准JESD264,规范调制器与波导测试。该标准填补光学测试空白,解决多芯片模块的热应力与对准问题。
(技术标准化推动行业应用,短期供需无显著变化)。
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- JEDEC, TSMC, Samsung Electronics, MAtek
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JEDEC发布首个硅光可靠性标准JESD264,规范调制器与波导测试。该标准填补光学测试空白,解决多芯片模块的热应力与对准问题。
(技术标准化推动行业应用,短期供需无显著变化)。
英特尔于2022年提交专利,拟将Micro LED集成至CPU封装。该方案基于玻璃基板与TGV技术,旨在实现动态光效与状态指示。
英特尔玻璃基板技术长期布局,但当前无现货交易影响。
英特尔宣称14A制程性能目标落后台积电A14不到5%。该工艺计划于2028年量产,引入RibbonFET与PowerDirect技术。
(中性) - 竞争格局确认,但当前供需无直接冲击。
英特尔预计14A节点2028年量产,性能提升15-20%。该节点计划2027年下半年风险量产,目标对标台积电A14。
技术指标优化,中性:当前无现货价格影响。
ASML坚持使用激光产生等离子体(LPP)技术,计划将EUV光源功率提升至1000W。尽管马斯克支持的FEL技术被看好,但ASML认为现有激光技术已足够。
EUV光刻机长期产能规划,短期现货价格影响中性。
PDF Solutions将于2026年10月举办CONNECT 2026,聚焦AI在半导体制造中的应用。Exensio Aurora平台旨在分析PB级数据,解决制造信息碎片化问题。
该会议展示了AI提升制造效率的潜力,但尚未对现货价格或供应产生直接影响。
Velaura公司宣称其技术可将AI算力功耗降低2X至4X。该技术主要针对算术计算单元,占XPU功耗的40%-70%。
随着算力成为AI瓶颈,能效提升有望刺激相关芯片需求。
Intel与ASML宣布High NA EUV光刻机量产100万片晶圆,主要应用于Intel 18A工艺。剩余35万片由台积电、三星等用于测试,双方正合作开发6x12英寸光罩以解决视场减半问题。
High NA EUV产能扩张及未来AI芯片制造的技术突破。
英特尔18A-P工艺通过Power Boost和应变工程,将RibbonFET和PowerVia性能提升至第一代以上,功耗降低18%,开关速度提升12%。该工艺在保持设计兼容性的前提下,通过优化接触电阻和互连层,实现了更高的晶体管驱动电流。
该技术升级将增强英特尔代工服务的长期竞争力,但短期内对现货市场价格无直接影响。
台积电将微通道冷却纳入研发路线图,以解决AI芯片功耗激增的问题(5年内6倍)。随着封装功耗从600W增加到4100W,行业正从风冷转向液冷。
该技术代表了先进封装的长期方向,但制造挑战意味着短期内不会出现供应中断。
英特尔14A缺陷密度下降速度创22纳米以来最佳,CFO称自22nm以来从未见过。该节点计划2027年下半年风险量产,2028年大规模量产,技术难度高。
未来产能需求,但距量产尚有两年,目前对现货价格影响中性。
Architect Labs在两周内完成了名为Redwood的AI加速器验证,该芯片专为边缘设备设计。尽管基于三星8nm工艺的模拟数据显示其性能优于Nvidia Jetson Orin Nano,但目前仍为FPGA原型。
Signaloid CEO宣布将于2026年5月流片新ASIC,其UxHw技术旨在提升机器人与物理AI应用性能。该技术通过在运行时维护概率分布元数据,目标实现10至100倍性能提升。
目前属于技术趋势与研发背景,对现货市场供需无直接影响。
台积电与阳明交大团队开发出0.42纳米氧化铝界面,用于单层二硫化钼晶体管。该技术解决了二维半导体栅极介电层成核难题,实现了强电场控制与低漏电。
该技术属于基础研发突破,目前对现货价格及供需无直接影响。
英特尔CEO Lip-Bu Tan宣布重返存储市场,并聘请SK海力士前高管推进XBM与ZAM架构研发。此举旨在通过新技术应对存储市场变化。
长期技术布局,短期供需无实质影响。
CXMT在AMD平台实现DDR5-8800超频,逼近SK海力士顶尖水平。尽管CXMT首颗DDR5 IC于2025年11月才发布,但已获Colorful等品牌采用。
技术突破显示国产存储竞争力提升,但短期对现货价格影响有限。
EUV光刻机物镜由德国蔡司独揽,重达12吨且由4万零部件组成。该技术难度极高,加工需3个月,平整度要求为太平洋面积1mm偏差。
EUV供应链高度集中,技术壁垒极高,短期内难以突破。
英特尔在Fab9攻克超大型芯片封装流体密封难题,实现7倍网格极限EMIB封装良率超99%。该技术通过优化材料与喷涂策略,解决了HBM等高密度集成芯片的空隙缺陷,为下一代AI算力系统提供关键支撑。
封装瓶颈突破将提升HBM及Chiplet供应链的产能释放能力。
Siemens产品工程师Mauli Shah提出新策略,将对称性验证前置以避免后期重修。传统手动方法效率低下,交互式工作流程能压缩迭代周期。
EDA验证工具厂商受益于设计流程优化需求。
TSMC面板级封装CoPoS与Intel EMIB技术对比,前者旨在提升AI加速器面积利用率,后者通过局部硅桥降低互连成本。CoPoS可支持更大尺寸的AI加速器,但电气性能与良率数据尚不明确;EMIB已量产多年。
两者在电气性能与制造工艺上存在不同权衡,影响未来高带宽内存封装方案选择。
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All teardowns| Analog | $0.68 | −5.9% |
|---|---|---|
| Connector | $0.75 | +0.2% |
| CPU | $386.74 | −21.3% |
| DDR4 | $88.40 | −0.2% |
| DDR52026-W13 | $14.89 | −11.2% |
| GPU | $478.20 | +8.2% |
| MCU | $0.68 | −61.7%Unusual |
| MLCC | $0.01 | +54.0%Unusual |
| MOSFET | $0.12 | −82.8%Unusual |
| PMIC2026-W13 | $0.44 | −12.5% |
| SSD/HDD | $288.43 | n/a |