SK hynix发布面向SSD控制器的超轻量化H-TPU：面积仅为传统CPU核心的4%、功耗仅2.5%，或支持未来HBF应用
SK hynix发布用于SSD控制器的超轻量化H-TPU处理器，其面积仅为传统CPU核心的4%、功耗仅为2.5%。该架构旨在缓解存储瓶颈，并可能支持未来的HBF应用。原文未说明价格或供应影响。
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SK hynix发布用于SSD控制器的超轻量化H-TPU处理器，其面积仅为传统CPU核心的4%、功耗仅为2.5%。该架构旨在缓解存储瓶颈，并可能支持未来的HBF应用。原文未说明价格或供应影响。
三星电子与SK海力士正在开发新存储技术以应对AI系统中日益增长的瓶颈。三星正在探索一种将高带宽内存（HBM）直接堆叠在图形处理器上方的设计（zHBM）；SK海力士则在推进高带宽闪存（HBF），以扩展AI推理的内存容量。以上均为开发/探索阶段的计划，原文未说明时间表或量产安排。
SK海力士于周五表示，已展示其下一代人工智能（AI）内存技术，旨在将AI基础设施的边界扩展到传统高带宽内存（HBM）之外；相关技术于当地时间周二至周四在美国加州举行的OCP全球峰会2026上发布。该公司展区分为两部分：前区为“存储展区”，展示旗舰产品；后区为规模更大的“系统演示区”，重点呈现支持下一代服务器生态系统的存储解决方案。高级副总裁Kim Ho-sik介绍了MARS（以存储为中心的AI机架级系统），这是一种解耦式机架级架构，旨在实现计算资源与存储资源的无缝协同；并重点介绍了高带宽闪存（HBF）取得的进展。该公司还发布了基于Compute Express Link（CXL）3.2标准的第二代256GB存储产品，与上一代产品相比带宽提升至两倍以上，能效提高约30%。
SK海力士参加了2026年10月12日至15日在加州圣何塞举行的OCP全球峰会，展示了下一代内存解决方案并提出以内存为中心的AI时代服务器系统方向。展会现场，SK海力士公开了第二代CMM-DDR5（256GB，基于CXL 3.2），称与上一代相比带宽提高一倍以上（80GB/s）、能效提升约30%；并演示了CXL池化内存在AI代理服务、KV缓存共享等场景的效果。原文说明的背景是：随着AI处理的数据量爆炸式增长，数据瓶颈成为新的挑战。SK海力士还展示了HBM4/HBM4E/HBM3、HBF、服务器DDR5 RDIMM（256GB/128GB/96GB/64GB）及eSSD产品组合。文中另提及去年9月SK海力士与NAVER Cloud签署业务协议，以及PS1110 E3.S与PS1101 E3.S目前处于按序开发中。
据ZDNet报道，SK hynix发布了超轻量级事务处理单元(H-TPU)架构，用于SSD数据面控制与事务处理，将存储控制任务分布在数十个紧凑的H-TPU集群上。据副总裁Koo In-jae（负责SoC设计）介绍，H-TPU取消超标量与乱序执行等复杂CPU特性，采用简化的四段流水线，使处理器面积降至传统CPU核心的约4%、功耗降至约2.5%，且仅激活所需模块。SK hynix还计划基于H-TPU引入硬件自动化(HWA)，将指令处理、数据地址查找、临时缓冲区复制等重复性存储控制任务交给专用硬件电路。SK hynix预期基于H-TPU的控制器架构可与面向AI工作负载的高带宽闪存(HBF)互补；AI推理高度读密集，读写比可达约30万比1，AI编译器与运行时可提前告知HBF SoC数据处理需求以预取数据。另据韩联社报道，三星已于2026年7月开始量产基于PCIe 6.0的企业级SSD PM1763，采用新开发的4nm控制器与第九代V-NAND，性能为前代的两倍以上、能效超过1.8倍。
2026年10月15日，SK hynix disaggregating SSD controller cores，开发H‑TPUs（Hynix‑Tensor Processing Units）以离载主控制器CPU的低级读写命令处理、元数据管理和缓冲区控制，计划在其下一代企业级SSD及Storage Next SSD控制器中部署H‑TPU。
第28届半导体展（SEDEX 2026）于10月14日至16日在首尔江南区COEX会展中心举办，为期三天，三星电子与SK海力士在展会上共同展出第七代高带宽内存HBM4E及新一代存储技术。三星HBM4E采用10纳米级第六代（1c）DRAM搭配4纳米制程基础裸片，单引脚传输速率14Gbps至最高16Gbps，较HBM4提升超20%；最高带宽达3.6TB/s，12层堆叠版本容量48GB，较上代增加30%以上；三星还计划推出8层32GB与16层64GB版本，并已于今年5月向全球客户送样12层版本。SK海力士展出的HBM4E最高传输速率同样达16Gbps，能效较HBM4提升逾20%，热阻降低约17%，采用先进MR-MUF工艺，6月已向主要客户送样12层48GB版本并开展性能验证。三星还展出zHBM概念产品，结合下一代晶圆键合技术，内存密度可达HBM5的10倍以上、能效提升3倍，同时展出面向边缘AI的LPDDR-PIM与zNAND-O方案。SK海力士提出HBF（高带宽闪存），目标容量约为HBM的10倍，采用UCIe开放接口标准。SK海力士开发总裁安铉在主题演讲中表示，预计2030年AI基础设施性能将较今年增长约20倍。
SK海力士计划于2027年1月敲定高带宽闪存（HBF）的技术规格，并正在开发新存储技术以应对AI推理系统中日益增长的瓶颈。该公司还在探索将DRAM直接堆叠在AI处理器上的方式，以提升性能和能效。上述内容均为计划/探索阶段，尚属未来目标而非已实现结果。
SK hynix公布了名为Hynix Transaction Processing Unit (H-TPU)的自研微核心计划，旨在降低对高功耗CPU核心的依赖。该计划于ISOCC 2026（国际SoC设计会议）上由公司SoC设计副总裁Koo In-jae披露，尚属计划而非已落地产品：H-TPU尚未在实际企业级SSD控制器产品中得到验证，且未给出日期。H-TPU采用四级顺序执行流水线，置于集群中处理读写命令处理、元数据管理与缓冲控制等重复性I/O工作，总数量超过100颗；管理任务仍留给传统Arm CPU，是卸载而非替代。据称每颗H-TPU功耗仅约为通用CPU核心的2.5%，面积约为其4%（报道未指明对比所用的CPU核心）。报告所称原因是SSD控制器CPU在功耗和面积上已达极限，且PCIe带宽每代翻倍而控制器CPU时钟和控制能力无法跟上。SK hynix据报道计划将H-TPU应用于其NAND产品（包括下一代企业级SSD控制器）以及高带宽闪存（HBF），据报道HBF预计明年推出；H-TPU据报道已用于Nvidia与SK hynix合作的AIN P项目（Nvidia称为'Storage Next'）。
高盛12日发布研报指出，随着AI推理需求快速增长，存储容量不足成为算力效率瓶颈；高带宽闪存（HBF）有望缓解内存墙并降低AI基础设施成本。在GPU采用率15%-50%情况下，HBF潜在市场规模可达400亿至1500亿美元。高盛看好闪迪和SK海力士的HBF技术领先，维持买入评级；三星电子亦有望受益；美光因侧重DRAM/HBM，直接受益较低，维持中性评级。
SK 海力士于 10 月 12 日正式推出 SSD 专用处理器架构 H-TPU，该架构功耗仅约为传统 CPU 的 2.5%（占用面积约为 CPU 核心的 1/25），是一个可编程处理器，专门用于控制 SSD 数据平面和处理事务，不用于 AI 计算。SK 海力士计划将 H-TPU 应用于其 NAND 存储器产品线，包括下一代企业级固态硬盘（eSSD）控制器，并预计与明年发布的高带宽闪存（HBF）结合以实现协同效应。
SK Hynix在2026年10月12日于仁川松岛Convensia举行的ISOCC 2026上，由副总裁Koo In-je披露了自研用于固态硬盘(SSD)的小型处理器Hynix Transaction Processing Unit (H-TPU)的架构与性能。该技术将传统上由通用CPU处理的重复性任务分配到超过100个H-TPU上并行处理，据SK Hynix称，单个H-TPU的功耗约为标准通用CPU核心的2.5%（四十分之一），芯片面积约为其4%（二十五分之一）；主通用CPU保留用于错误恢复、异常处理和存储策略管理等复杂任务。公司还开发了包括专用编译器在内的软件工具。SK Hynix计划将该技术应用于多条NAND闪存产品线，首先用于下一代企业级SSD(eSSD)控制器，随后集成到面向AI的下一代存储架构Storage Next（处理低至512字节的数据单元，为传统4KB单元的八分之一）以及计划于明年发布的高带宽闪存(HBF)中；这些应用仍属计划，尚未表明已实施。
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全部拆解| Analog | $0.68 | −5.9% |
|---|---|---|
| 连接器 | $0.75 | +0.2% |
| CPU | $386.74 | −21.3% |
| DDR4 | $88.40 | −0.2% |
| DDR52026-W13 | $14.89 | −11.2% |
| GPU | $478.20 | +8.2% |
| MCU | $0.68 | −61.7%异常波动 |
| MLCC | $0.01 | +54.0%异常波动 |
| MOSFET | $0.12 | −82.8%异常波动 |
| PMIC2026-W13 | $0.44 | −12.5% |
| SSD/HDD | $288.43 | 暂无 |