JEDEC定硅光标准，TSMC量产200Gbps调制器
JEDEC发布首个硅光可靠性标准JESD264，规范调制器与波导测试。该标准填补光学测试空白，解决多芯片模块的热应力与对准问题。
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（技术标准化推动行业应用，短期供需无显著变化）。
- 相关厂商
- JEDEC、TSMC、Samsung Electronics、MAtek
- 影响评分
- 10 / 100，低影响
JEDEC发布首个硅光可靠性标准JESD264，规范调制器与波导测试。该标准填补光学测试空白，解决多芯片模块的热应力与对准问题。
（技术标准化推动行业应用，短期供需无显著变化）。
Plessey采用yieldWerx平台管理单晶MicroLED晶圆的百亿级数据点，解决AR显示器的良率挑战。该系统通过空间分析处理海量缺陷检测数据。此技术案例展示了高密度显示制造中良率管理的复杂性，对短期现货价格无直接影响。
压接连接器向AI及工业领域扩张，采用CuNiSi等合金材料。该技术提供免焊接组装方案，支持高集成度与功率密度。
关注高密度连接器及铜合金材料需求，但无具体价格或产能变动数据。
Signaloid CEO宣布将于2026年5月流片新ASIC，其UxHw技术旨在提升机器人与物理AI应用性能。该技术通过在运行时维护概率分布元数据，目标实现10至100倍性能提升。
目前属于技术趋势与研发背景，对现货市场供需无直接影响。
台积电与阳明交大团队开发出0.42纳米氧化铝界面，用于单层二硫化钼晶体管。该技术解决了二维半导体栅极介电层成核难题，实现了强电场控制与低漏电。
该技术属于基础研发突破，目前对现货价格及供需无直接影响。
Blaize推出Graph Streaming Processor (GSP)架构，旨在减少AI推理中的数据移动。该公司主张通过混合AI策略，利用硬件调度器优化数据流，而非单纯堆砌算力。
目前仅处于技术概念阶段，对短期现货价格无直接影响，属于AI芯片架构创新趋势。
BEOL集成磁技术通过在CMOS晶圆上沉积磁薄膜和导电绕组，将无源元件嵌入半导体制造工艺。该技术利用标准金属互连步骤和低温沉积工艺，制造平面螺旋或环形微型电感器，减少寄生电阻和电感。
Sofab Inks募资600万美元推进TinFab量产，该材料可替代C60以提升钙钛矿太阳能电池的粘附力与转换效率。资金将助力公司将产能从1x扩展至100x，并开发1x2米商用规格产品。
技术指标优异，但商业化落地时间及对现有供应链的冲击尚待观察。
三星计划2026年底量产CXL 3.2内存模块，SK海力士展示CXL 3.2样品。针对HBM和DDR容量瓶颈，两家厂商正开发CXL技术以扩展AI内存。
长期技术演进，对当前现货价格无直接冲击。
文章提出AI光子学需关注电光实现走廊(EORC)概念。单一器件性能不足以支撑AI基础设施，需整合热学、力学及材料约束。
该框架将推动硅光子及共封装光学技术向系统级集成发展。
Fraunhofer IZM展示了基于SiC MOSFET和AMB芯片嵌入技术的500 kW/l逆变器模块。该技术通过PCB嵌入和铜顶层金属化降低寄生电感，提升功率密度和热性能。
SiC功率器件封装技术，但当前对现货价格影响中性，属于研发里程碑。
文章提出AI封装将引入垂直系统电磁走廊，利用玻璃基板与TGV实现垂直信号与电源传输。随着带宽与功率密度提升，异构集成架构正从平面转向立体。
长期利好玻璃基板与先进封装产业链的技术升级预期。
台积电在2026年欧洲技术研讨会上公布A12、A13及N2U工艺路线图，目标在先进封装中提升48倍晶体管密度。此次更新通过设计-技术协同优化（DTCO）和背供电技术，旨在提升能效并支持未来AI算力需求。
该路线图虽预示未来先进制程需求，但未涉及当前现货价格或产能变动。
CSA Catapult开发定制SiC功率模块用于SONATA电动滑行系统，目标功率密度达15 kW/kg。该项目由英国航空技术研究所资助，旨在通过再生制动技术提升航空能效。
SiC功率模块长期技术发展，但短期对现货价格无直接影响。
金刚石铜复合材料首次全国规模化应用，使芯片模组传热能力提升80%。作为算力芯片散热方案，其产业化进程加速，预计2026年将迎来规模化应用元年。
未来散热材料需求预期提升。
步科股份一季度无框力矩电机出货3.5万台，人形机器人订单从小批量跨越至批量；容大感光布局AI算力PCB光刻胶，思瑞浦在光模块领域形成多层次产品布局。
机器人及AI算力产业链需求预期，但需关注具体订单规模与产能兑现情况。
SK海力士、三星和美光正与JEDEC合作开发DDR6，目标是在2028年实现商业出货。该标准旨在实现高达17,600 MT/s的吞吐量，并采用新的4x24位子通道架构。
服务器平台将率先采用，随后是高端笔记本。
JEDEC发布DDR5 MDB标准（JESD82-552）并推进MRDIMM Gen 2路线图，目标为12,800 MT/s。此举旨在定义更高带宽接口逻辑，推动DDR5技术演进。
DDR5 MRDIMM技术趋势，短期供需无直接影响。