ClockEdge探讨时钟网络仿真技术,优化30%芯片功耗
ClockEdge CTO Zakir Syed介绍其专用于半导体时钟网络的仿真技术,旨在解决复杂设计中保持晶体管级精度的难题。时钟分布网络通常占芯片总功耗的约30%,且电源噪声和波形失真会严重影响时序裕度。
该技术有助于工程师区分真实电气风险与保守假设,从而优化PPA(性能、功耗、面积)目标。
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ClockEdge CTO Zakir Syed介绍其专用于半导体时钟网络的仿真技术,旨在解决复杂设计中保持晶体管级精度的难题。时钟分布网络通常占芯片总功耗的约30%,且电源噪声和波形失真会严重影响时序裕度。
该技术有助于工程师区分真实电气风险与保守假设,从而优化PPA(性能、功耗、面积)目标。
Geekerwan与Kurnal Insights拆解了华为Mate 90 Pro Max的麒麟9050 Pro,发现其采用两个垂直堆叠的芯片而非传统单平面设计。这展示了华为独特的LogicFolding封装技术。
(技术趋势,无直接供应影响)。
文章提出利用IP方案和虚拟平台优化AI SoC部署流程以提升互操作性。该方案旨在解决多芯片系统开发中的复杂性问题。
此为技术趋势分析,暂无明确的供需或价格影响。
台积电LC Lu在OIP论坛提出AI芯片设计路线图,聚焦纳米片晶体管与先进封装。为解决AI训练与推理的功耗瓶颈,路线图强调逻辑与内存集成及光互连技术。
长期技术演进利好先进封装与HBM产业链,但短期无具体供需数据。
Velaura公司宣称其技术可将AI算力功耗降低2X至4X。该技术主要针对算术计算单元,占XPU功耗的40%-70%。
随着算力成为AI瓶颈,能效提升有望刺激相关芯片需求。
Marvell扩内存去聚合策略以缓解AI基础设施瓶颈。该方案利用CXL、SSD及光互连技术解决内存限制。
技术趋势,暂无具体供需数据。
压接连接器向AI及工业领域扩张,采用CuNiSi等合金材料。该技术提供免焊接组装方案,支持高集成度与功率密度。
关注高密度连接器及铜合金材料需求,但无具体价格或产能变动数据。
英特尔18A-P工艺通过Power Boost和应变工程,将RibbonFET和PowerVia性能提升至第一代以上,功耗降低18%,开关速度提升12%。该工艺在保持设计兼容性的前提下,通过优化接触电阻和互连层,实现了更高的晶体管驱动电流。
该技术升级将增强英特尔代工服务的长期竞争力,但短期内对现货市场价格无直接影响。
先进节点时钟网络设计正从单纯的时序收敛转向更复杂的电气分析。随着电压降低和互连效应增加,简单的时序收敛已不足以应对5nm、3nm及以下工艺的挑战。这对芯片设计中的抖动、占空比和电源噪声管理提出了更高要求。
Signaloid CEO宣布将于2026年5月流片新ASIC,其UxHw技术旨在提升机器人与物理AI应用性能。该技术通过在运行时维护概率分布元数据,目标实现10至100倍性能提升。
目前属于技术趋势与研发背景,对现货市场供需无直接影响。
Siemens EDA在DAC 2026更新Questa One,引入AI驱动的验证和更快的引擎。该工具旨在提高SoC和3D IC设计的生产力,并集成Tessent DFT以缩短仿真时间。
(中性):该更新提高了设计效率,但尚未改变芯片的现货价格或供应基本面。
Synopsys发布CXL 4.0 IP以支持AI时代基础设施。随着AI系统对内存容量和带宽需求增加,该IP旨在帮助设计更灵活、安全的架构。
(无直接价格影响)。
Defacto在SoC Compiler平台引入AI层,支持自动生成连接与版本对比。该功能已运行一年,旨在提升设计团队效率。
属于技术趋势,短期对供需及价格无直接影响。
DAC 2026 Troublemaker Panel上,EDA高管展示AI设计流程成熟度,L5完全自主设计成为现实。John Cooley今年提问更侧重信息量而非娱乐性,嘉宾引用真实客户数据。利好EDA工具厂商长期技术竞争力,但短期无直接供需冲击。
BEOL集成磁技术通过在CMOS晶圆上沉积磁薄膜和导电绕组,将无源元件嵌入半导体制造工艺。该技术利用标准金属互连步骤和低温沉积工艺,制造平面螺旋或环形微型电感器,减少寄生电阻和电感。
SK海力士开发CTI技术,将176层3D NAND干扰减少30%,保持力提升45%,单元尺寸缩小10%。为解决高堆叠3D NAND垂直干扰问题,公司转向缩小单元尺寸以增加容量。
技术突破为AI内存扩展铺平了道路,但尚未对现货价格产生直接影响。
JEDEC发布JESD330-4标准,定义SPHBM4接口,利用4:1串行化将信号从2048降至512。该标准允许在有机基板上使用HBM4同款DRAM颗粒。
有机基板成本低于硅基板,有望降低HBM4模组成本并提升堆叠数量。
SK海力士、TetraMem与南加州大学合作开发基于忆阻器的存内计算SoC。该芯片旨在提升边缘AI能效,但理论峰值仅2.54 TOPS,远低于Copilot+要求。
作为实验性技术验证,目前对现货价格及供需无直接影响。
Teradyne的LASAR平台展示了从制造缺陷检测向功能安全模拟的转变。随着汽车、工业和医疗领域对安全要求提高,故障模拟方法从随机缺陷建模转向系统性安全分析。
利多EDA工具厂商长期技术发展,但短期无供需影响。
Solidigm VP Avi Shetty 展望未来技术,包括 PCIe 6.0 SSD 和液冷存储。这是技术路线图讨论,而非供应链冲击。
Whose chips are really inside the hottest new products? We open them up and show you, one part at a time.
All teardowns| Analog | $0.68 | −5.9% |
|---|---|---|
| Connector | $0.75 | +0.2% |
| CPU | $386.74 | −21.3% |
| DDR4 | $88.40 | −0.2% |
| DDR52026-W13 | $14.89 | −11.2% |
| GPU | $478.20 | +8.2% |
| MCU | $0.68 | −61.7%Unusual |
| MLCC | $0.01 | +54.0%Unusual |
| MOSFET | $0.12 | −82.8%Unusual |
| PMIC2026-W13 | $0.44 | −12.5% |
| SSD/HDD | $288.43 | n/a |