ClockEdge探讨时钟网络仿真技术,优化30%芯片功耗
ClockEdge CTO Zakir Syed介绍其专用于半导体时钟网络的仿真技术,旨在解决复杂设计中保持晶体管级精度的难题。时钟分布网络通常占芯片总功耗的约30%,且电源噪声和波形失真会严重影响时序裕度。
该技术有助于工程师区分真实电气风险与保守假设,从而优化PPA(性能、功耗、面积)目标。
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ClockEdge CTO Zakir Syed介绍其专用于半导体时钟网络的仿真技术,旨在解决复杂设计中保持晶体管级精度的难题。时钟分布网络通常占芯片总功耗的约30%,且电源噪声和波形失真会严重影响时序裕度。
该技术有助于工程师区分真实电气风险与保守假设,从而优化PPA(性能、功耗、面积)目标。
JEDEC发布首个硅光可靠性标准JESD264,规范调制器与波导测试。该标准填补光学测试空白,解决多芯片模块的热应力与对准问题。
(技术标准化推动行业应用,短期供需无显著变化)。
Velaura公司宣称其技术可将AI算力功耗降低2X至4X。该技术主要针对算术计算单元,占XPU功耗的40%-70%。
随着算力成为AI瓶颈,能效提升有望刺激相关芯片需求。
随着尺寸缩小至埃米级,离散步骤正在与其他步骤合并。这是2nm以下先进工艺重构的关键技术细节。该技术趋势对当前现货价格无直接影响。
9月8技术论文汇总涵盖HBF用于LLM推理、2nm M3D SRAM及GaN等前沿技术。该文主要罗列研发方向而非具体产能数据。
(无即时交易影响)。
三星公布HBM5与zHBM路线图,HBM5计划2028年量产,性能目标为HBM4E的2倍。新架构zHBM预计2029年推出,性能目标达HBM4E的8倍,旨在解决AI加速器散热瓶颈。
技术路线图确认了三星在AI存储领域的长期布局,但短期内对现货价格影响有限。
先进节点时钟网络设计正从单纯的时序收敛转向更复杂的电气分析。随着电压降低和互连效应增加,简单的时序收敛已不足以应对5nm、3nm及以下工艺的挑战。这对芯片设计中的抖动、占空比和电源噪声管理提出了更高要求。
三星代工宣布推迟1.4nm工艺量产至2029年,并坚持使用2nm工艺三年。TSMC计划在2026年H2量产1.6nm A16工艺,三星则推迟High-NA EUV的应用。
该消息属于技术路线图调整,对当前现货价格无直接影响。
SK海力士通过美国子公司招聘3D堆叠DRAM-on-Logic工程师,并与客户合作开发。该技术旨在解决移动AI的高带宽与低功耗瓶颈,SK海力士正与台积电推进HBM4及下一代架构研发。
(技术路线图更新,短期供需无直接影响)。
三星电子将1.4nm量产推迟至2029年,并将Exynos 2800处理器工艺从1.4nm切换至2nm。此举旨在优先发展2nm工艺并提升良率。
三星推迟1.4nm量产及Exynos 2800节点切换,显示其战略重心转向良率优化而非激进制程。
IBM宣布0.7纳米(7埃)节点及Nanostack架构,集成近1000亿晶体管。相比2纳米节点,性能提升最高50%,能效提升最高70%,预计5年后量产。
属长期研发里程碑,对当前供应链无即时影响。
imec、ASML 与台积电在 300mm 晶圆上实现 50nm 接触栅极间距的二维互补晶体管集成。该成果采用单次 EUV 光刻与反向薄膜晶体管结构,验证了二维材料在先进逻辑工艺中的可行性。
关注:该技术路线图将二维半导体推向后硅时代,但预计 2041 年前难以量产。
imec、ASML与TSMC在300mm晶圆上成功集成互补2D晶体管,实现50nm节距。该成果利用EUV光刻技术打印28nm栅极,94%器件正常工作,是2D材料集成的重要里程碑。
该技术突破属于长期研发进展,对当前现货市场供需及价格无直接影响。
Synopsys推出定制化基础IP以支持下一代汽车计算需求。随着软件定义汽车的发展,汽车SoC对能效和可靠性要求提高,FinFET技术成为关键。
Synopsys 定制化 IP 助力汽车 SoC 设计,反映汽车芯片技术升级趋势。
黄仁勋称华为的Tau Scaling Law为突破,但未对TSMC构成威胁。华为LogicFolding技术旨在通过堆叠电路层实现高性能,预计2026年应用于Kirin芯片。
黄仁勋的评论缓解了对TSMC先进封装业务的担忧,但华为量产的不确定性限制了短期影响。
华为芯片业务负责人何庭波在IEEE会议上发布“τ定律”及逻辑折叠技术。该技术旨在突破光刻机物理极限,通过垂直分布逻辑门缩短信号延迟。
目前仍为提案阶段,面临EDA工具和工艺偏差挑战,尚未形成行业标准。
华为声称将于2031年实现1.4nm等效芯片技术。目前全球先进制程极限约为1.4nm,台积电已量产2nm并计划2028年量产1.4nm。
该技术路线图属于长期研发里程碑,对当前现货市场供需无直接影响。
三星、英特尔及台积电已启动2nm量产并规划1.4nm节点。台积电侧重差异化技术,三星聚焦良率,英特尔则激进推进GAA与High-NA EUV。
未来先进制程产能与技术路线图将重塑供应链格局。
英特尔18A-P工艺在同等性能下功耗降低18%,TSMC A16将于6月VLSI大会亮相。此次VLSI大会被视为英特尔与台积电在先进制程领域的关键对决,双方均展示GAA等新技术。
苹果对英特尔18A-P的潜在采用意向,这可能改变未来先进制程的竞争格局。
台积电推迟在2029年左右的A13节点采用ASML的高数值孔径EUV光刻机,因其成本过高且现有技术路线仍有效。此举基于公司通过多重曝光和光学微缩技术,成功延续了低数值孔径EUV设备的性能扩展路线。
此为长期技术路线调整,对当前电子元件供需与价格无直接影响。
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All teardowns| Analog | $0.68 | −5.9% |
|---|---|---|
| Connector | $0.75 | +0.2% |
| CPU | $386.74 | −21.3% |
| DDR4 | $88.40 | −0.2% |
| DDR52026-W13 | $14.89 | −11.2% |
| GPU | $478.20 | +8.2% |
| MCU | $0.68 | −61.7%Unusual |
| MLCC | $0.01 | +54.0%Unusual |
| MOSFET | $0.12 | −82.8%Unusual |
| PMIC2026-W13 | $0.44 | −12.5% |
| SSD/HDD | $288.43 | n/a |