Hanmi Semiconductor在美国硅谷设立子公司以支持AI封装客户
Hanmi Semiconductor已在美国硅谷设立一家美国子公司。原文说明其目的是抓住美国AI芯片生产扩张所带动的先进半导体封装设备需求增长。原文未给出具体时间、投资金额或产能细节。
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Hanmi Semiconductor已在美国硅谷设立一家美国子公司。原文说明其目的是抓住美国AI芯片生产扩张所带动的先进半导体封装设备需求增长。原文未给出具体时间、投资金额或产能细节。
CoreWeave无担保债券收益率飙升至约15%，CDS利差突破1000个基点，股价单周跌逾24%，引发市场对整个AI资本支出周期的系统性担忧；原文未说明暴跌的具体单一原因，但指出其约15亿美元结构性次级无担保债券交投于80美分。华尔街头部机构认为市场过度外推：巴克莱全球宏观研究主管Ajay Rajadhyaksha在10月19日发布的报告中，将当前恐慌与2023年硅谷银行危机类比，指出该约15亿美元无担保债券仅占其约350亿美元总债务的极小部分。摩根大通欧洲银行研究团队在10月20日的报告中指出，截至2026年上半年CoreWeave总负债约520亿美元（总债务约350亿美元、经营租赁负债约163亿美元、股东权益约50亿美元、杠杆率约10倍），银行敞口集中在有担保SPV结构（已提款约150亿美元、未提款约90亿美元）及母公司25亿美元有担保循环信贷额度，银行对无担保债券（约210亿美元，含约110亿美元可转债）直接持仓有限，估算多数银行敞口低于5亿美元、大型美国投行及三菱日联可能在10亿至30亿美元区间，并称风险可控，同时点出SPV交易对手风险、项目执行风险和溢出风险三项关键风险。高盛分析师Gabriela Borges和Maura Hager周一（日期未具体说明）将CoreWeave评级从“中性”上调至“买入”，目标价106美元，彼时股价收于61.39美元、意味着约73%上行空间；高盛认为无担保债市不代表真实新增融资成本，估算当前加权平均债务成本约800至900个基点。需求侧背景：台积电10月15日报告营收超自身指引上限10亿美元、连续第六个季度创利润纪录、高性能计算占营收68%（上季度66%）、2纳米贡献晶圆营收8%并上调四季度增长指引；ASML 10月14日录得创纪录销售额、营业利润翻倍以上，CEO称2027和2028年计划供应量无法完全满足客户需求；五大超大规模云厂商2026年AI基础设施合计支出约7250亿至8000亿美元、2027年估算超1万亿美元，CoreWeave 2026年资本支出指引为350亿至390亿美元、约占上述总量4%至5%。巴克莱同时指出本次与2023年的关键差异是AI基础设施融资没有类似美联储BTFP的央行政策工具兜底。
英特尔宣称自己是唯一具备大规模供应300mm InP硅光子能力的代工厂，此为英特尔单方面的宣称，文中未提供独立验证。原文称英特尔正在扩展其硅光子能力，背景是AI和高性能计算领域对高带宽光互连的需求增长。文中提及NVIDIA、博通和TSMC正在推动CPO商业化，并提问这可能是否会给英特尔（Team Blue）带来竞争优势，属于推测性表述而非已证实的结果。
据报道，台积电转向GlobalFoundries采购硅中介层，以扩大先进封装产能，并支持未来客户产品时程。原文未给出具体扩产数量、时间表或原因细节，该项合作属于计划性质，文中未说明已实现或完成的产能变化。
据Wccftech在2026年OCP全球峰会上报道，英特尔正在扩展其硅光子学能力，原因是对AI和高性能计算（HPC）领域高带宽光互连的需求增长；英特尔宣称自己是唯一能够大规模向业界供应300mm磷化铟（InP）硅光子学的高产量代工厂，该技术旨在支持下一代近封装光学（NPO）和共封装光学（CPO）。原文指出，传统InP衬底通常限于150mm（6英寸）晶圆，3英寸和4英寸规格仍广泛使用，InP晶体脆性大、生长缓慢并存在缺陷控制挑战，限制每片晶圆的激光芯片产出并拖慢扩产；英特尔将基于InP的激光技术集成到其300mm硅光子学制造平台，旨在提高生产效率和可扩展性。TrendForce称，NVIDIA已开始向部分合作伙伴出货其Spectrum-X CPO交换机（与TSMC联合开发，采用COUPE技术），Broadcom继续有限出货其51.2 Tb/s Bailly CPO交换机，并在OCP 2026展示第三代Tomahawk 6-Davisson CPO交换机（102.4 Tb/s交换容量、每通道200 Gbps）；TSMC计划于2026年开始生产其COUPE-on-substrate方案，目标相比板级可插拔光学实现两倍能效和十倍延迟降低。据ijiwei，中际旭创已建立专用CPO产线并开始小批量生产800G CPO光模块，部分客户已下单，出货可能于2027年开始、2028年有望更广泛采用；2026年9月，华为发布了基于NPO的昇腾960超节点，用于大规模AI训练和推理。TrendForce指出，测试仍是CPO量产关键瓶颈：光对准时间已降至秒级或更短，但单个光子集成电路（PIC）的完整测试仍可能超过100秒，瓶颈转向测试速度和成本；TrendForce预计2027年是整合CPO测试系统的关键年份，2028年是评估大规模量产准备的关键时期。
据西门子于2026年10月14日宣布，其与英伟达推进合作，将英伟达cuLitho库与西门子Calibre制造软件集成，旨在使复杂的光掩模优化在全芯片规模上切实可行。据西门子称，该集成可使全芯片光学校近校正（OPC）工作负载速度提升至多12倍；西门子另引用针对选定工作负载至少10倍至17倍的仿真加速。这些测量针对特定计算任务，并不等同于整个芯片制造流程的等效加速，也不保证对每个客户配置都有相同改进。开发动因是工程师设计的图形不会自动精确印到硅片上：在极小尺寸下，衍射等物理效应会扭曲投影图像，而计算光刻可预测这些效应并调整光掩模几何形状。西门子将转向高数值孔径极紫外光刻（High-NA EUV）视为一大挑战。西门子还表示，加速可将漫长的周转时间从数周缩短至数天，并可能降低能耗和计算基础设施占用；其意义取决于在扩大有用优化规模的同时保持精度。
瑞萨电子近日发布了基于Gen 4+技术的650-V、20-mΩ d-mode GaN FET，采用8×8 mm双面散热（DSC）PQFN封装，型号为TP65H020G4PLSGBD，目前已向AI数据中心OEM和ODM送样，量产计划于2027年中。据瑞萨称，Gen 4+相较Gen 4通过单元设计和比导通电阻的渐进式改进，实现更低的RDS(on)、更小的尺寸、更低的栅极电容（CGS、CGD）和输出电容（Coss）；Gen 6预计要到2027年才提供样品。该器件为d-mode，与LV硅MOSFET配对使用。封装支持顶面、底面或双面散热，当前支持20-mΩ器件，未来10–15-mΩ器件或可单冷板散热。相比TOLT封装，DSC PQFN在x-y轴封装面积减少约57%至60%，高度约1 mm（对比TOLT的2.35 mm，表格中为2.3 mm），热阻抗低9%至10%（0.36 °C/W对比0.4 °C/W），四开关功率级PCB面积可减少约15%至25%。在6-kW、800 V转48 V、运行于650 kHz至1 MHz的IBC演示板风冷测试中，DSC全负载效率提升0.14%，相当于6-kW转换器中约10+ W的额外功率；测试未使用液冷，下一步将进行液冷测试。DSC 8×8（含650-V GaN）应用于初级侧，每个模块仅承受约400 V，两个模块串联以适应800 V总线。DSC封装技术的主要应用是初级侧800 V DC转换为48 V、12 V和6 V的中间总线转换器（IBC）。针对800 V转6 V输出电流超过3,000 A的情况，瑞萨正与EPC合作推进LV GaN的DSC封装选项。瑞萨在10月12日至15日于加州圣何塞举行的OCP全球峰会上展示了该器件，作为其800-V电源解决方案的一部分。
据泄露消息（来源为知名爆料者Jaykihn），英特尔正准备推出基于Nova Lake硅片的Xeon E系列处理器，将仅有两种版本：仅大核P-Core或仅能效核E-Core的SKU，不会提供同时包含P-Core与E-Core的混合SKU，混合设计将保留给常规的Nova Lake-S桌面处理器。P-Core only产品线据报将包含5种配置，分别为4、6、8、12和16个P-Core；E-Core产品线稍小，包含4种SKU，分别为4、8、16和32个E-Core；在产品线顶端，买家可在16 P-Core设计与32 E-Core配置之间选择。新Xeon E设计将采用W980芯片组平台，支持原生DDR5 ECC内存、最多48条PCIe通道（其中12条PCIe 5.0与12条PCIe 4.0来自芯片组）、Intel vPro技术；DMI 5.0 x4使DMI芯片组总线带宽达每方向128 Gbps；CPU提供两个40 Gbps的USB4或Thunderbolt 4端口；来自处理器的PCIe 5.0 x16 PEG插槽可借助lane switch分割为x8/x8等组合；两个CPU直连M.2 NVMe插槽均可配置为Gen 5。该消息为泄露信息，属计划中的产品路线图，原文未说明原因，无价格或供应数据。
立昂微公告预计2026年前三季度归属于上市公司股东的净利润为1.74亿元左右，同比扭亏为盈；预计归属于上市公司股东的扣除非经常性损益的净利润为1.33亿元左右，同比扭亏为盈。公司称半导体硅片板块盈利能力大幅改善，主要受益于产品结构升级、产销规模扩张及产品销售单价上涨等。上述数据为公司预计的业绩预告，并非已实现结果。
显示贴合设备制造商Shindo Eng Lab于当地时间10月15日在旧金山SEMICON West 2026上公布了一种芯片封装架构，将图形处理器（GPU）与高带宽存储器（HBM）垂直堆叠，中间夹一层约200微米厚的玻璃陶瓷中介层。该架构中GPU位于中介层上方、HBM位于下方，两者通过中介层中的垂直导电通孔连接；液冷模块分别置于GPU上方和HBM下方以相反方向散热；电力由底部印刷电路板（PCB）经金属柱输送至中介层并分配给两颗芯片。原文指出，当前AI半导体封装采用将GPU与HBM并排放置在硅中介层上的2.5D架构，垂直堆叠会缩短芯片间距离，但带来热量集中和热胀冷缩导致翘曲等挑战；Shindo声称其可调整热膨胀特性的玻璃陶瓷中介层结合两侧冷却可缓解这些问题。形成垂直导电通孔的技术为透过玻璃陶瓷通孔（TGCV），公司于9月发布，该工艺在玻璃陶瓷基板上用光刻同时形成孔洞图案并以铜填充；Shindo最初将TGCV作为倒装芯片球栅阵列（FC-BGA）基板中有机核心的潜在替代品提出。Shindo主要为显示面板与盖板玻璃贴合提供层压和真空贴合设备，此前无半导体基板业务经验。该公司已为该架构提交专利申请，并正与约10家公司进行技术讨论，已向其中部分公司提供样品；尚未披露其打算直接制造并销售中介层还是供应设备。Shindo一位官员表示，最终目标是实现以TGCV为基础技术、垂直集成GPU与HBM的3D架构，并计划将该结构提交给委外封测（OSAT）公司讨论潜在应用。该架构尚属提案阶段，未见量产或商业化实现。
Infineon 在 SEDEX 2026（于 2026 年 10 月 16 日在韩国首尔 COEX 举行）上推出其面向人形机器人手部的半导体解决方案，重点是微控制器（MCU）、功率半导体和触觉传感器，并展示了配备 MCU、氮化镓（GaN）功率半导体及功率/位置传感器的驱动板，可驱动最高 1.2 千瓦的电机，尺寸约 66 毫米。
据IT之家10月19日消息，韩媒MTN当地时间16日报道称，三星电子计划2027年全面进军硅光子学(SiPh)领域：首先利用12英寸技术为客户代工光子集成电路(PIC)，后续再扩展到PIC-EIC整合与光封装领域。报道称台积电目前在硅光子学晶圆代工领域处于优势位置，已获得一系列开发成果；三星电子内部人士认为双方差距在于市场份额而不是技术本身，三星将以从存储到逻辑到封装的全栈解决方案与台积电竞争。三星电子还在考虑对硅光子学相关公司进行合并和收购以推进自身技术发展。上述计划与并购考虑均处于筹划阶段，尚未证实落地。
原文为背景性描述：全球碳化硅（SiC）市场正处于工业规模化的关键节点，其驱动因素为汽车、AI数据中心和可再生能源领域需求上升。原文未给出任何价格、产能、企业、日期或具体事件，未说明原因，也未涉及任何计划、政策或交易事件。
日本理化学研究所（RIKEN）及其合作团队在硅自旋量子比特并行控制方面取得实验进展，相关研究于2026年10月15日发表于《自然·物理》（Nature Physics），论文题为《硅自旋量子比特阵列中的高保真度单量子比特门并行操作》。研究团队使用包含五个硅自旋量子比特的实验装置，通过一条共享微波控制线路进行控制：经优化的器件设计和精细校准后，五个量子比特分别单独进行单量子比特操作时量子门保真度均超过99.99%，其中最好者接近99.999%；在最多三个量子比特同时操作时保真度维持在99.99%以上；五个量子比特全部同时运行时保真度约为99.9%。研究人员发现，并行操作时精度下降的一个重要原因是微波信号引起的量子态相位偏移，即交流斯塔克位移（AC Stark shift），并开发了基于量子比特两两校准的方案来补偿部分误差；剩余误差的一项重要来源被团队认为是驱动诱导退相干（drive-induced decoherence），仅靠相位补偿无法完全解决。研究人员指出，该实验仅在五个量子比特装置上验证，并不意味着已构建实用规模的量子计算机；该成果被视为利用现有半导体制造技术构建更大规模硅基量子处理器的重要一步，长期目标是实现基于硅自旋量子比特的容错量子计算机。
快科技10月19日消息，REDMI K100已官宣10月27日发布，官方确认新机搭载骁龙8至尊版旗舰芯片，并首次加入游戏独显D2，形成"狂暴双芯"组合。骁龙8至尊版是高通首款采用自研Oryon CPU架构、台积电3nm工艺的旗舰平台，配2颗超大核与6颗性能核、Adreno 830 GPU；游戏独显D2为REDMI此前在至尊版机型上采用的定制独显芯片，承担硬件级画面超分与超帧补帧任务。官方确认屏幕升级为165Hz高刷电竞直屏。根据爆料（非官方确认），该机将升级为6.9英寸大屏直屏方案，搭载超级像素屏幕技术，内置10000mAh级硅碳负极电池（小米手机史上最大电池）并支持100W有线快充。官方已公布新机外观，推出与Pro同款的流萤绿配色，背部右侧有Bose调音标识。原文未说明原因（无价格/供应相关事件）。
英飞凌根据一项扩大并延长的长期供应协议，从Wolfspeed获得8英寸碳化硅(SiC)晶圆供应。该协议使这家德国芯片制造商为其SiC晶圆厂转换所需的更大尺寸衬底获得了另一个供应来源；对这家美国材料供应商而言，该协议意味着一家顶级客户在其财务重组约一年后作出的采购承诺。
快科技10月19日消息，在2026年OCP全球峰会上，英特尔分享其硅光子愿景并提出“金锤子”战略：宣称自己是唯一能够以300毫米磷化铟（InP）硅光子技术大规模服务整个行业的高量产晶圆厂，这些300毫米晶圆将承载面向高性能计算（HPC）和人工智能（AI）领域未来NPO与CPO功能所需的尖端硅材料。数据中心系统与解决方案副总裁尼克·杜贝称硅光子为下一代系统的“金锤子”，并表示关于硅光子成为行业标准的讨论已持续一段时间，英特尔及其团队正夜以继日地工作，力求在未来几年内将其变为现实——此为愿景与计划，尚未实现。原文给出的原因是：行业在传输距离、带宽密度和每比特能耗方面正触及极限，而硅光子能够同时解决这些问题。英特尔还表示拥有可构建可靠硅光子平台的集成工具（如集成激光器，可实现无需维护的集成光源），并将推动外部光源社区标准以提供美国晶圆厂制造的多波长光源；预计将显著降低所有数据传输的每比特能耗，估计光子学系统可使其降至每比特5皮焦耳以下；并认为硅光子将开辟一类新系统，在机架、节点和系统规模上实现更大灵活性与更好能效。上述均为英特尔的宣示与预期，不构成已实现的结果。
据SPIE Digital Library的技术分析，常规极紫外（EUV）光刻使用13.5纳米波长、通过反射光学系统配合定制光掩模，虽能以高产能打印极小特征，但每个新设计都需要昂贵的掩模组。无掩模EUV光刻提出不将图形存储在物理掩模上，而是使用可编程阵列或其他快速可寻址光学元件，将数字图形直接写入晶圆，从而避开电子束光刻串行逐点写入的速度瓶颈，缩短设计迭代周期并降低小批量生产的固定成本。文章指出该技术并非对EUV扫描仪或电子束工具的简单替代：EUV辐射被大多数材料强吸收，系统需在真空和专用反射光学下运行；可编程图形发生器需在EUV曝光下保持纳米级定位精度、控制热量与污染并避免缺陷；光刻胶在极小尺寸下的随机变异以及海量图形文件的实时处理也是挑战。首批成功应用可能是有选择性的，如快速原型、小批量先进器件、研究、掩模修复或特定关键层，而非全面取代大规模量产光刻。此内容为技术背景分析，不涉及具体厂商、产量、价格或订单数据。
Kulicke & Soffa 财政第三季度 2026 年净收入为 3.304 亿美元，同比增长 123%，毛利率 47.8%，非GAAP每股收益 1.20 美元，超出预期。公司预计财政 2026 年第四季度收入约为 3.75 亿美元，截至 2026 年 10 月 3 日，因半导体、存储、汽车和工业市场需求增强。
在2026年开放计算项目（OCP 2026）全球峰会上，英特尔展示了硅光子技术发展蓝图，数据中心系统与解决方案公司副总裁尼克·杜贝将硅光子形容为下一代系统架构的“黄金之锤”，并称英特尔是目前唯一能够大规模量产300毫米磷化铟（InP）硅光子晶圆的高产能代工厂。原因方面，源文称传统铜线互连正日益逼近物理极限，在传输距离、封装边缘带宽密度及每比特传输能耗等方面面临瓶颈，数据中心架构需向光互连演进，能耗目标推进至低于5皮焦耳每比特。英特尔指出，当前光学收发器市场中激光芯片与磷化铟材料产能长期供不应求，其将磷化铟光源技术直接整合进300毫米硅晶圆制程以提升制造效率与产能规模；自2016年投入商用以来，已累计出货超过800万个光学收发器和3200万个集成激光器。英特尔正依托300毫米硅光子制程与集成磷化铟光源技术推动共封装光学（CPO）与近封装光学（NPO）发展。