JEDEC定硅光标准，TSMC量产200Gbps调制器
JEDEC发布首个硅光可靠性标准JESD264，规范调制器与波导测试。该标准填补光学测试空白，解决多芯片模块的热应力与对准问题。
关注
（技术标准化推动行业应用，短期供需无显著变化）。
- 相关厂商
- JEDEC、TSMC、Samsung Electronics、MAtek
- 影响评分
- 10 / 100，低影响
JEDEC发布首个硅光可靠性标准JESD264，规范调制器与波导测试。该标准填补光学测试空白，解决多芯片模块的热应力与对准问题。
（技术标准化推动行业应用，短期供需无显著变化）。
一款未发布的AMD Ryzen 9 5900X3D工程样机现身，L3缓存增至128MB。该样机采用单CCD布局，运行频率达4.7GHz，需特定BIOS支持。
此为研发阶段信息，对当前现货市场无直接影响。
AMD在Linux驱动中增加GDDR7支持，确认RDNA 5架构开发。此次更新涉及IH 8.0、NBIF 7.10等新IP模块，但未提及具体产品发布时间。
虽为技术预研，但预示未来GPU及高带宽内存需求预期。
新加坡国立大学发布CHIPSMORE，集成异构内存Chiplet与CIM技术以加速LLM推理。该方案支持基础模式与LoRA模式，旨在提升多请求处理效率。
目前处于学术研究阶段，尚未量产，对现货市场供需无直接影响。
Velaura公司宣称其技术可将AI算力功耗降低2X至4X。该技术主要针对算术计算单元，占XPU功耗的40%-70%。
随着算力成为AI瓶颈，能效提升有望刺激相关芯片需求。
Siemens EDA在DAC 2026更新Questa One，引入AI驱动的验证和更快的引擎。该工具旨在提高SoC和3D IC设计的生产力，并集成Tessent DFT以缩短仿真时间。
（中性）：该更新提高了设计效率，但尚未改变芯片的现货价格或供应基本面。
CEA-Leti发布3D堆叠与Chiplet路线图以应对AI瓶颈。鉴于AI算力受限于内存墙与功耗，该机构提出新架构方案。
先进封装技术长期发展。
TSMC面板级封装CoPoS与Intel EMIB技术对比，前者旨在提升AI加速器面积利用率，后者通过局部硅桥降低互连成本。CoPoS可支持更大尺寸的AI加速器，但电气性能与良率数据尚不明确；EMIB已量产多年。
两者在电气性能与制造工艺上存在不同权衡，影响未来高带宽内存封装方案选择。
SK海力士、TetraMem与南加州大学合作开发基于忆阻器的存内计算SoC。该芯片旨在提升边缘AI能效，但理论峰值仅2.54 TOPS，远低于Copilot+要求。
作为实验性技术验证，目前对现货价格及供需无直接影响。
CPO技术需从器件设计转向全电光路径实现，封装PDK成为关键缺失环节。随着AI基础设施对带宽和功耗要求提升，单纯提升光器件性能已不足以支撑系统级集成。
CPO产业链设计工具与封装工艺的协同演进。
华为“鹏城云脑 Ⅲ”搭载 OceanStor A800 存储登顶 IO500 双榜，总分超历史纪录 1.8 倍。该系统通过 664 个计算节点与 79,680 个并行进程的极限压力测试，验证了存储系统在 AI 高并发场景下的性能极限。
（技术验证），但中性（现货价格无直接波动）。
文章提出AI封装将引入垂直系统电磁走廊，利用玻璃基板与TGV实现垂直信号与电源传输。随着带宽与功率密度提升，异构集成架构正从平面转向立体。
长期利好玻璃基板与先进封装产业链的技术升级预期。
Intel与Synopsys合作推进EMIB设计方法论，旨在解决多芯片集成带来的设计复杂性。随着芯片数量增加，信号完整性与电源完整性成为关键挑战，协同设计工具可优化性能。
该技术趋势将推动先进封装市场发展，但短期内对现货价格无直接影响。
PLS调试工具UDE现支持ST的Stellar P3E汽车MCU，该芯片集成AI加速器并计划于2026年底量产。该工具支持多核调试与系统分析，旨在优化未来汽车电子开发环境。
影响。
Athos初创公司放弃多供应商Chiplet路线图，转而采用自研设计。此举旨在确保安全性、可扩展性和具有竞争力的定价。这对当前供应链交易影响中性，属于长期技术趋势。
硅基光子企业灵动芯光完成数千万元天使++轮融资，由磐霖资本领投。资金将聚焦于芯片间光互联核心技术研发，重点推进多波长密波光源与光I/O小芯粒。
此为早期研发进展，对现有电子元件供需及价格无直接影响。
深度求索发布V4系列开源大模型，宣称性能对标顶级闭源模型并采用新型混合注意力机制以降低推理成本。新模型扩展了对华为昇腾AI加速器的支持。
此为软件算法进展，未直接改变半导体元器件的供需或价格。
将氮化镓晶体管与硅基数字电路结合，在功率芯粒上构建复杂计算功能。该技术突破标志着功率电子与芯片设计融合的新方向。
目前尚未对现货价格产生直接影响。