FPD-Link 摄像头带宽：从输入 lane 到行时限与 DMA

1. 先把每一个端口写成可检查的合同

为每路传感器记录活动宽高、帧率、位深、实际 CSI 数据类型、每行包数、嵌入数据、lane 数与 HS 速率，再记录 Htotal/Vtotal、连续或非连续时钟和同步方式。RAW12 是像素打包格式，不是‘每条线以 12 倍像素时钟连续发送’的保证；需要传感器模式表或抓包确认实际突发。

下面的配对有 TI 明确资料依据，但不是任意分辨率、时钟或线缆的通用批准。特别是 962 的四个 RX 与单个 CSI 出口、936 的两个 RX 与复制模式，不能由产品编号或封装相似性推导为 960 的双独立出口架构。

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2. 先过单路输入门槛，再讨论聚合

DS90UB935-Q1 数据表 §5.3 脚注 4 明确：使用一或两条 CSI-2 数据 lane 时，每条最高 832 Mbps；四 lane 时，每条最高 632 Mbps，总计最高 2.528 Gbps。因此两条 800 Mbps lane 是 1.6 Gbps 的输入线容量，不是两条合计只能 832 Mbps；反过来，四条 800 Mbps 也不满足 935 的四 lane 条件。低平均负载不能补救超限的瞬时 HS lane 速率。

不要把 935 标题中的‘3 Gbps’直接写成准确编码线速。其 §6.3.2 描述前向发送器最高 4.16 Gbps，实际线速还取决于同步/非同步模式及参考时钟。CSI 输入总带宽、包含编码和控制信息的串行线速、可用视频负载是三种量；必须使用同一时钟配置下的数据表关系核算，而不是相互替代。

DS90UB913A-Q1 接收并行 LVCMOS，不接收 MIPI CSI-2：10-bit 负载的 PCLK 最高 100 MHz，12-bit 最高 75 MHz。接 962 时应使用兼容的 RAW 模式，并按该模式核对 PCLK 子范围、HS/VS 限制和 2.5 Mbps 反向通道；不能把 962 对其他串行器的 12-bit 100 MHz 条件借给 913A。935、962、913A、936 均为 AEC-Q100 Grade 2，环境范围 −40 至 +105°C；本次资料明确列出 Functional Safety-Capable 的是 935 和 962，不把这一分类推给 913A/936，更不把它当作系统 ASIL 认证。

3. 沿数据管线寻找积压点，而不是叠加 Gbps

解串器先解码每路 FPD-Link，把数据写入对应 RX 缓冲，再由 CSI 聚合器按转发模式读取并发送到出口。最佳努力轮询在有有效数据时服务相应缓冲；同步转发则对启用输入的同步关系有要求。不能假定某个端口因瞬时忙而自动暂停远端传感器，也不能在没有容量依据时把 RX 缓冲当成整帧存储。

活动像素率 W×H×fps×bpp 适合描述平均有效图像量；Htotal/Vtotal 描述传感器节拍，不意味着所有消隐像素都以 RAW 数据发到 CSI 总线上。对每个有效行，应计算行到达间隔、实际长/短包与 HS/LP 开销。垂直消隐可能让平均负载降低，但若活动区每一行都积压，就必须证明缓冲能容纳整段积压；不能默认等到帧末就会安全排空。

虚拟通道 VC 用于区分流，不提供额外物理带宽，也不替代曝光同步。来自多个传感器的相同 VC-ID 需要按解串器能力重映射，并与 SoC 的 VC/数据类型过滤规则一致。若启用同步转发，除了帧同步信号，还要核对行节拍、格式与失去一路输入后的转发行为。

4. 算例：平均 2.986 Gbps，为什么 3.2 Gbps 出口仍不够

假设四路相同且同步的 1920×1080、30 fps、RAW12 传感器，每个有效行一个长包，Vtotal=1125；各自经已核对输入条件的 DS90UB953-Q1 接入 DS90UB960-Q1，并把四路送到同一个四 lane、800 Mbps/lane 的 CSI 出口。这里选择的是 960，不把 1080p 算例强行当作 962 的支持承诺。每路 0.746496 Gbps，四路活动像素合计 2.985984 Gbps，看似小于出口 3.2 Gbps。

TI SDAA236B（2026 年 7 月修订）§5.2 表 5-1 给出 DS90UB960 默认 CSI 发送时序在 800 Mbps/lane、连续 CSI 时钟 0x33[1]=1 下的开销为 0.93 µs。采用每个输入行分别发送一个长包、每包之间存在 LP/HS 转换的模式时，四个包的下界是 4×(23040/(3.2×10⁹) 秒 + 0.93 µs)=32.52 µs；式中的除数是 3.2×10⁹ bit/s。这还未加入长包头/CRC、短包和元数据，已超过 1/(30×1125)=29.6296 µs 的行周期。

0.93 µs 不是所有 FPD-Link 或所有 CSI-2 发端的固定常数，也不是非连续时钟条件；同表在 800 Mbps 非连续时钟下为 2.06 µs。结果说明上述逐行服务合同不成立，不能仅靠平均比值批准设计；它不是对任何缓存深度、交错相位或不同寄存器配置都必然丢帧的实测结论。

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5. 提速、分流或合行：每种修正都有接口代价

首选修正不是盲目压缩 D-PHY 时序，而是检查 SoC 能否接受更高 lane 速率、是否可用 960 的第二个独立出口分流，以及传感器模式能否降低行到达负载。比如按相同 800 Mbps/lane、四 lane、默认连续时钟条件，每端口只送两路时，像素与转换开销下界降为 16.26 µs；仍要加包开销并核对第二个 CSI 接收器和并发 DMA。

合行转发可以把四个对称视频行合成一个长包，只付一次相应转换开销；同例的像素加转换下界为 28.8+0.93=29.73 µs，仍略大于 29.6296 µs，不能宣称合行一定解决问题。合行还会改变接收端看到的行宽/帧布局，要求同步和对称格式，驱动必须理解新布局。复制输出只是增加相同数据的接收副本，不能作为分流方案。

若调整 TLPX、THS-PREPARE、THS-ZERO 等参数，必须同时满足发送器与目标 SoC 的接收要求，覆盖电压、温度、线长与误码测试。‘暂时能出图’不等于存在量产裕量；修改时钟模式、传感器嵌入行或转发方式后，原来的开销表和缓冲计算都应重做。

6. CSI 接收成功后，还要核算格式展开与 DMA

同一四路算例如果以紧凑 RAW12 保存活动像素，最低写入量为 2.985984/8=373.248 MB/s；若 CSI 接收器将每个像素展开为 16 bit，则为 4×1920×1080×30×2=497.664 MB/s。这里 MB/s 用十进制，不计行 stride 对齐、元数据、缓存维护、显示或 ISP。一次把整幅展开图从内存读出再写回的复制，会在原始采集写入之外再增加两份图像流量。

这些数字是通用系统算术，不是某款 SoC 的吞吐保证。驱动应按真实 stride×存储行数×fps 计算每个队列，确认 VC 与 DMA 上下文的映射、嵌入行是否单独接收、缓存所有权和丢帧策略。内存总带宽足够也不代表单个 CSI FIFO 能承受短时仲裁阻塞；需要在 ISP、CPU、显示等并发时观察溢出、帧序号与时间戳。

7. 冻结模式表和端到端验收清单

把计算输入、寄存器读回和采集结果绑定为一个版本。下面是工程验收建议，不是 TI 对未测试传感器或 SoC 组合的认证；物理链路 LOCK 只是第一层状态。

• 记录每路活动像素、Vtotal、行包/短包/嵌入数据与真实 HS lane 速率；935 按 1/2 lane 每条 832 Mbps、4 lane 每条 632 Mbps 分别检查。
• 保存串行器、解串器完整型号与时钟模式；913A 的并行 PCLK、位宽和 962 RAW 配置必须一致。
• 分别计算每路输入、每个 CSI 出口的行服务时间；标明默认/调整时序、连续/非连续时钟和转发方式，禁止跨器件照搬 0.93 µs。
• 确认 962 单端口、936 复制、960 分流的实际寄存器配置；不把复制数据算成新增有效吞吐。
• 核对 VC/数据类型、接收尺寸、RAW 打包与 stride，检查同步后曝光时点而非只比较帧率。
• 在全部 DMA、ISP 与内存压力运行时统计帧数、CRC/ECC、FIFO 溢出和应用时间戳；错误计数与图像内容一起验收。
• 覆盖单路断线、单传感器重启、异步相位漂移和电源扰动，定义丢帧标记、重同步时限及其他摄像头是否继续。

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