Wiwynn与GUC展示CPO集成系统
Wiwynn、Ayar Labs与GUC将于2026 OCP峰会展示集成计算系统。此举标志着三方在CPO(光电共封装)技术路线上的战略合作里程碑。
CPO技术长期发展,短期无供需或价格波动影响。
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- Wiwynn Corporation, Global Unichip Corp, Ayar Labs
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- 10 / 100, low impact
Wiwynn、Ayar Labs与GUC将于2026 OCP峰会展示集成计算系统。此举标志着三方在CPO(光电共封装)技术路线上的战略合作里程碑。
CPO技术长期发展,短期无供需或价格波动影响。
Marvell与Siemens EDA在TSMC OIP论坛展示3D IC CoWoS系统验证新方法,旨在解决先进封装中的ESD与可靠性挑战。
技术生态合作进展,对现货价格无直接影响。
JEDEC发布首个硅光可靠性标准JESD264,规范调制器与波导测试。该标准填补光学测试空白,解决多芯片模块的热应力与对准问题。
(技术标准化推动行业应用,短期供需无显著变化)。
AMD发现代号100-000000652的工程样品,拥有12核24线程及32MB+96MB L3缓存,属于Zen 3 Vermeer架构。该产品为内部探索型号,最终未量产。
无。
UCIe 3.0标准统一了封装内die-to-die通信,使PCIe 8.0流量能无缝跨越chiplet边界。
技术标准升级对短期现货价格无直接影响。
AMD在Linux驱动中增加GDDR7支持,确认RDNA 5架构开发。此次更新涉及IH 8.0、NBIF 7.10等新IP模块,但未提及具体产品发布时间。
虽为技术预研,但预示未来GPU及高带宽内存需求预期。
密歇根大学推出Fengshui框架优化芯粒组合与ASIC设计。该框架旨在降低AI加速器的能耗与设计成本。
长期技术趋势。
UTS、TU Munich和上海科技大学联合发布IC-ThermBench基准测试,包含5万份2.5D芯片热数据。该研究旨在为2.5D/3D-IC的热学习提供通用化评估标准。
这是纯技术层面的研发进展,不涉及产能、价格或供需变动。
新加坡国立大学发布CHIPSMORE,集成异构内存Chiplet与CIM技术以加速LLM推理。该方案支持基础模式与LoRA模式,旨在提升多请求处理效率。
目前处于学术研究阶段,尚未量产,对现货市场供需无直接影响。
巴西模组师fmklab成功将ASUS TUF RTX 3070改装为16GB显存版本。该配置此前被NVIDIA取消,但通过更换GDDR6芯片及刷写BIOS实现功能。
此为技术复刻,对市场供需及价格无实质影响。
三星公布HBM5与zHBM路线图,HBM5计划2028年量产,性能目标为HBM4E的2倍。新架构zHBM预计2029年推出,性能目标达HBM4E的8倍,旨在解决AI加速器散热瓶颈。
技术路线图确认了三星在AI存储领域的长期布局,但短期内对现货价格影响有限。
HBM4将接口翻倍至2048,带宽目标2.8TB/s。文章对比HBM与DDR5,指出AI算力受限于内存墙,HBM通过堆叠提升性能。
HBM技术迭代加速,但制造成本和散热挑战增加。
Rise Design Automation推出IPCreate和IPTransform平台,利用AI在1周内生成约100万门电路,仿真速度比RTL快30倍。该工具旨在解决设计团队在9-12个月上市周期内的规格变更响应难题。
新型AI驱动设计流程可能改变未来芯片开发效率。
A*STAR发布FAPlace框架优化2.5D系统Chiplet放置与中介层占地。该技术旨在消除循环依赖以提升封装设计效率。
长期看利于Chiplet封装技术迭代,但短期无供需影响。
Accellera在DAC 2026午餐会上探讨EDA领域AI应用标准,重点讨论互操作性与数据交换挑战。行业专家与学术界人士就AI原生EDA工具的标准化展开辩论。
这是关于未来技术趋势的讨论,不涉及供应链中断或即时价格变动。
NVM Express联盟更新11项NVMe规范,新增PCIe导出NVM子系统迁移功能。该功能旨在简化虚拟机迁移并支持后量子密码学,提升存储虚拟化能力。
技术规范升级利好NVMe SSD产业链长期发展,但短期无供需影响。
英特尔在Fab9攻克超大型芯片封装流体密封难题,实现7倍网格极限EMIB封装良率超99%。该技术通过优化材料与喷涂策略,解决了HBM等高密度集成芯片的空隙缺陷,为下一代AI算力系统提供关键支撑。
封装瓶颈突破将提升HBM及Chiplet供应链的产能释放能力。
TSMC面板级封装CoPoS与Intel EMIB技术对比,前者旨在提升AI加速器面积利用率,后者通过局部硅桥降低互连成本。CoPoS可支持更大尺寸的AI加速器,但电气性能与良率数据尚不明确;EMIB已量产多年。
两者在电气性能与制造工艺上存在不同权衡,影响未来高带宽内存封装方案选择。
BEOL集成磁技术通过在CMOS晶圆上沉积磁薄膜和导电绕组,将无源元件嵌入半导体制造工艺。该技术利用标准金属互连步骤和低温沉积工艺,制造平面螺旋或环形微型电感器,减少寄生电阻和电感。
SK海力士通过美国子公司招聘3D堆叠DRAM-on-Logic工程师,并与客户合作开发。该技术旨在解决移动AI的高带宽与低功耗瓶颈,SK海力士正与台积电推进HBM4及下一代架构研发。
(技术路线图更新,短期供需无直接影响)。
Whose chips are really inside the hottest new products? We open them up and show you, one part at a time.
All teardowns| Analog | $0.68 | −5.9% |
|---|---|---|
| Connector | $0.75 | +0.2% |
| CPU | $386.74 | −21.3% |
| DDR4 | $88.40 | −0.2% |
| DDR52026-W13 | $14.89 | −11.2% |
| GPU | $478.20 | +8.2% |
| MCU | $0.68 | −61.7%Unusual |
| MLCC | $0.01 | +54.0%Unusual |
| MOSFET | $0.12 | −82.8%Unusual |
| PMIC2026-W13 | $0.44 | −12.5% |
| SSD/HDD | $288.43 | n/a |