美光开发边缘推理内存（EIM），预计2028年下半年投产
美光正在为物理AI应用开发边缘推理内存（EIM），该内存通过将低功耗DRAM堆叠在逻辑芯片上以提高数据处理效率，预计将在2028年下半年实现量产。
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美光正在为物理AI应用开发边缘推理内存（EIM），该内存通过将低功耗DRAM堆叠在逻辑芯片上以提高数据处理效率，预计将在2028年下半年实现量产。
加州大学伯克利分校、三星电子和英特尔的研究人员发表了题为“Nanoelectromechanically Gated Gain Cell eDRAM”的研究论文。论文摘要节选指出，存储墙以及静态随机存取存储器（SRAM）缩放放缓重新引发了对增益单元嵌入式动态随机存取存储器（gain-cell eDRAM）的兴趣；增益单元虽可提供高密度和能效，但其保留时间（retention）有限。该文属于研究发布，为背景信息，原文未提及价格、产能或商业化安排。
据Wccftech对英伟达Vera团队采访时披露（2026年10月19日报道），英伟达为其Vera CPU选择了单片式（monolithic）计算裸片，而非主要x86竞争对手所采用的chiplet架构；Vera还配备定制LPDDR5X内存子系统和英伟达第二代Scalable Coherent Fabric。原因方面，报道解释称与传统云端工作负载优先考虑高核心数和吞吐量不同，agentic AI需要强大的单线程性能、高内存带宽和低延迟，以快速执行顺序任务并保持GPU高利用率。单片式设计使CPU核心无需跨越chiplet之间边界即可通信，降低数据移动延迟。英伟达称Vera提供3.4 TB/s的双向（bisection）带宽，为其对比中领先的x86处理器的三倍；Vera性能为前代Grace的1.5倍；对于Python脚本和代码编译等顺序任务型agentic工作负载，公司宣称最高达领先x86处理器的2倍性能，几何平均基础上为1.6倍优势。Vera还引入Spatial Multithreading技术。英伟达最初主要将Grace CPU定位为GPU系统的主机处理器，但报道指出agentic AI和强化学习需求的增长促使其转向独立Vera CPU机架。另据中央社报道，英伟达个人计算高级副总裁Jeff Fisher在台湾接受采访时否认将停产旗舰GeForce RTX 5090显卡的传闻，称其不属实，并表示RTX 5090仍是英伟达将持续供应的关键产品；他承认供应紧张正影响整个全球行业而非仅英伟达，但称公司正尽一切可能将产品推向市场。TechPowerUp补充称，RTX 5090在其1,999美元的建议零售价（MSRP）附近仍难觅货，亚马逊和Newegg上的部分 listings 超过8,000美元。
Cadence Design Systems与University of Notre Dame的研究人员发表了题为“A Composable AI-Accelerated Iterative Solver for 3D-IC Thermal Modeling”的研究论文。摘要指出，对异构2.5D/3D-IC封装进行精确热分析虽然必不可少，但计算上极为昂贵；一次全封装FEM仿真可能耗时数小时，而基于AI的代理模型则将整个堆叠视为单一的整体预测目标。原文未说明原因之外的其他背景，此为研究论文发布，属背景信息，不涉及价格、产能或供应事件。
SK hynix公布了名为Hynix Transaction Processing Unit (H-TPU)的自研微核心计划，旨在降低对高功耗CPU核心的依赖。该计划于ISOCC 2026（国际SoC设计会议）上由公司SoC设计副总裁Koo In-jae披露，尚属计划而非已落地产品：H-TPU尚未在实际企业级SSD控制器产品中得到验证，且未给出日期。H-TPU采用四级顺序执行流水线，置于集群中处理读写命令处理、元数据管理与缓冲控制等重复性I/O工作，总数量超过100颗；管理任务仍留给传统Arm CPU，是卸载而非替代。据称每颗H-TPU功耗仅约为通用CPU核心的2.5%，面积约为其4%（报道未指明对比所用的CPU核心）。报告所称原因是SSD控制器CPU在功耗和面积上已达极限，且PCIe带宽每代翻倍而控制器CPU时钟和控制能力无法跟上。SK hynix据报道计划将H-TPU应用于其NAND产品（包括下一代企业级SSD控制器）以及高带宽闪存（HBF），据报道HBF预计明年推出；H-TPU据报道已用于Nvidia与SK hynix合作的AIN P项目（Nvidia称为'Storage Next'）。
SK Hynix在2026年10月12日于仁川松岛Convensia举行的ISOCC 2026上，由副总裁Koo In-je披露了自研用于固态硬盘(SSD)的小型处理器Hynix Transaction Processing Unit (H-TPU)的架构与性能。该技术将传统上由通用CPU处理的重复性任务分配到超过100个H-TPU上并行处理，据SK Hynix称，单个H-TPU的功耗约为标准通用CPU核心的2.5%（四十分之一），芯片面积约为其4%（二十五分之一）；主通用CPU保留用于错误恢复、异常处理和存储策略管理等复杂任务。公司还开发了包括专用编译器在内的软件工具。SK Hynix计划将该技术应用于多条NAND闪存产品线，首先用于下一代企业级SSD(eSSD)控制器，随后集成到面向AI的下一代存储架构Storage Next（处理低至512字节的数据单元，为传统4KB单元的八分之一）以及计划于明年发布的高带宽闪存(HBF)中；这些应用仍属计划，尚未表明已实施。
Monolithic Power Systems (MPS) 应用工程师 Joan Mampel 撰写的技术文章，介绍了一种结合堆叠输出拓扑与加权反馈网络来改善多输出反激变换器交叉调整率的实用设计。该设计基于 MPX2002（集成650 V原边控制电路和150 V副边同步整流驱动，采用容性隔离替代光耦并支持准谐振工作），从85 V AC至265 V AC输入生成四路输出：主调整+5 V输出、堆叠+12 V输出、后调整+3.3 V输出（由MP2332H同步降压变换器从+12 V轨降压获得，开关频率约1.2 MHz，选用MPL-AL4020-2R2电感）以及低电流-12 V辅助输出（由变压器独立绕组经MP2015A LDO产生，LDO输入范围2.5 V至24 V）。文章给出的关键设计参数包括：选用62 µF/450 V输入母线电容（最小直流母线电压限定为85 V DC，最高环境温度90°C，最大输出功率25 W），+5 V输出原副边匝比N_PS1=12（最大占空比限制45%，实际最低输入电压下原边占空比41.62%），+12 V输出匝比N_PS2=8，-12 V输出匝比N_PS4=4，开关频率70 kHz，磁化电感479 µH，最大额定峰值电流1.32 A，最低线输入平均电流0.33 A，输入峰值电流1.99 A，加权反馈实现+5 V输出70%调整率和+12 V输出30%调整率。文章称实验结果评估了所实现的交叉调整率、输出电压精度和整体变换器性能，并验证该架构是多输出辅助电源的实用方案。此为设计技术背景内容，不涉及价格、产能、库存或政策事件，原文未说明原因一项不适用（无事件原因需说明）。
Broadcom在TSMC OIP 2026论坛强调ASIC战略优势，重点布局IP与生态整合。公司认为需在客户需求前解决未来工程难题。
ASIC市场长期战略动向。
Raysolve、Starksemi及LEKIN在CIOE 2026展示雷射微显示光互连方案，Starksemi出货样品且带宽达2.5GHz。随着AI算力需求激增，该技术正从概念验证转向商用部署。
该技术商业化进程对GaN-on-Si及光模块产业链的潜在需求拉动。
AMD在Linux驱动中增加GDDR7支持，确认RDNA 5架构开发。此次更新涉及IH 8.0、NBIF 7.10等新IP模块，但未提及具体产品发布时间。
虽为技术预研，但预示未来GPU及高带宽内存需求预期。
Plessey采用yieldWerx平台管理单晶MicroLED晶圆的百亿级数据点，解决AR显示器的良率挑战。该系统通过空间分析处理海量缺陷检测数据。此技术案例展示了高密度显示制造中良率管理的复杂性，对短期现货价格无直接影响。
AMD将在选定的Versal自适应SoC中引入原生UCIe 1.1接口。此举旨在通过模块化芯片组系统降低延迟、功耗及开发成本。
短期对现货价格无直接影响，长期或提升芯片组设计灵活性。
Blaize推出Graph Streaming Processor (GSP)架构，旨在减少AI推理中的数据移动。该公司主张通过混合AI策略，利用硬件调度器优化数据流，而非单纯堆砌算力。
目前仅处于技术概念阶段，对短期现货价格无直接影响，属于AI芯片架构创新趋势。
Alchip技术总监黄先生指出，AI和HPC设计正将先进封装从优化手段转变为架构必需，客户需结合Chiplet、HBM及高速I/O以满足性能与功耗限制。
先进封装需求激增，利好定制ASIC及封装产能。
英伟达发布Vera CPU，搭载88个Armv9.2核心及1.5TB LPDDR5X内存，Meta、字节跳动等云厂商已预订。该芯片采用台积电3nm工艺，旨在作为AI节点及AI代理主机。
台积电3nm产能及LPDDR5X需求，预计将推动相关供应链订单增长。
美银Hartnett警告30年期美债收益率升至5.2%创2007年新高，金融条件收紧威胁AI牛市。超大规模云服务商CDS升至历史高位，市场质疑AI资本开支回报逻辑，若融资断供将冲击内存芯片需求。
科技股与工业股，建议做空银行股与科技股，做多防御性资产。
TSMC面板级封装CoPoS与Intel EMIB技术对比，前者旨在提升AI加速器面积利用率，后者通过局部硅桥降低互连成本。CoPoS可支持更大尺寸的AI加速器，但电气性能与良率数据尚不明确；EMIB已量产多年。
两者在电气性能与制造工艺上存在不同权衡，影响未来高带宽内存封装方案选择。
BEOL集成磁技术通过在CMOS晶圆上沉积磁薄膜和导电绕组，将无源元件嵌入半导体制造工艺。该技术利用标准金属互连步骤和低温沉积工艺，制造平面螺旋或环形微型电感器，减少寄生电阻和电感。
SK海力士通过美国子公司招聘3D堆叠DRAM-on-Logic工程师，并与客户合作开发。该技术旨在解决移动AI的高带宽与低功耗瓶颈，SK海力士正与台积电推进HBM4及下一代架构研发。
（技术路线图更新，短期供需无直接影响）。
英特尔与Fortinet达成合作，将代工其第六代安全处理器SP6，这是英特尔4工艺的首个外部代工客户。此前英特尔曾计划将英特尔3作为首个对外代工节点，此次合作证实了IFS在先进制程上的客户拓展进展。
提升英特尔代工产能利用率预期。
Whose chips are really inside the hottest new products? We open them up and show you, one part at a time.
All teardowns| Analog | $0.68 | −5.9% |
|---|---|---|
| Connector | $0.75 | +0.2% |
| CPU | $386.74 | −21.3% |
| DDR4 | $88.40 | −0.2% |
| DDR52026-W13 | $14.89 | −11.2% |
| GPU | $478.20 | +8.2% |
| MCU | $0.68 | −61.7%Unusual |
| MLCC | $0.01 | +54.0%Unusual |
| MOSFET | $0.12 | −82.8%Unusual |
| PMIC2026-W13 | $0.44 | −12.5% |
| SSD/HDD | $288.43 | n/a |