Wiwynn与GUC展示CPO集成系统
Wiwynn、Ayar Labs与GUC将于2026 OCP峰会展示集成计算系统。此举标志着三方在CPO(光电共封装)技术路线上的战略合作里程碑。
CPO技术长期发展,短期无供需或价格波动影响。
- Related manufacturers
- Wiwynn Corporation, Global Unichip Corp, Ayar Labs
- Impact score
- 10 / 100, low impact
Wiwynn、Ayar Labs与GUC将于2026 OCP峰会展示集成计算系统。此举标志着三方在CPO(光电共封装)技术路线上的战略合作里程碑。
CPO技术长期发展,短期无供需或价格波动影响。
Marvell与Siemens EDA在TSMC OIP论坛展示3D IC CoWoS系统验证新方法,旨在解决先进封装中的ESD与可靠性挑战。
技术生态合作进展,对现货价格无直接影响。
JEDEC发布首个硅光可靠性标准JESD264,规范调制器与波导测试。该标准填补光学测试空白,解决多芯片模块的热应力与对准问题。
(技术标准化推动行业应用,短期供需无显著变化)。
AMD发现代号100-000000652的工程样品,拥有12核24线程及32MB+96MB L3缓存,属于Zen 3 Vermeer架构。该产品为内部探索型号,最终未量产。
无。
UCIe 3.0标准统一了封装内die-to-die通信,使PCIe 8.0流量能无缝跨越chiplet边界。
技术标准升级对短期现货价格无直接影响。
AMD在Linux驱动中增加GDDR7支持,确认RDNA 5架构开发。此次更新涉及IH 8.0、NBIF 7.10等新IP模块,但未提及具体产品发布时间。
虽为技术预研,但预示未来GPU及高带宽内存需求预期。
密歇根大学推出Fengshui框架优化芯粒组合与ASIC设计。该框架旨在降低AI加速器的能耗与设计成本。
长期技术趋势。
UTS、TU Munich和上海科技大学联合发布IC-ThermBench基准测试,包含5万份2.5D芯片热数据。该研究旨在为2.5D/3D-IC的热学习提供通用化评估标准。
这是纯技术层面的研发进展,不涉及产能、价格或供需变动。
A*STAR发布FAPlace框架优化2.5D系统Chiplet放置与中介层占地。该技术旨在消除循环依赖以提升封装设计效率。
长期看利于Chiplet封装技术迭代,但短期无供需影响。
英特尔在Fab9攻克超大型芯片封装流体密封难题,实现7倍网格极限EMIB封装良率超99%。该技术通过优化材料与喷涂策略,解决了HBM等高密度集成芯片的空隙缺陷,为下一代AI算力系统提供关键支撑。
封装瓶颈突破将提升HBM及Chiplet供应链的产能释放能力。
TSMC面板级封装CoPoS与Intel EMIB技术对比,前者旨在提升AI加速器面积利用率,后者通过局部硅桥降低互连成本。CoPoS可支持更大尺寸的AI加速器,但电气性能与良率数据尚不明确;EMIB已量产多年。
两者在电气性能与制造工艺上存在不同权衡,影响未来高带宽内存封装方案选择。
BEOL集成磁技术通过在CMOS晶圆上沉积磁薄膜和导电绕组,将无源元件嵌入半导体制造工艺。该技术利用标准金属互连步骤和低温沉积工艺,制造平面螺旋或环形微型电感器,减少寄生电阻和电感。
蔡司利用光刻技术优势进军AI芯片先进封装与CPO领域,旨在支持Chiplet和多芯片集成。
技术趋势,但暂无明确的供需或价格影响。
TYLSemi融资4300万美元加速开放Chiplet平台,旨在协助企业开发定制AI芯片。该公司由AlphaWave前高管创立。
Chiplet技术趋势。
Teradyne的LASAR平台展示了从制造缺陷检测向功能安全模拟的转变。随着汽车、工业和医疗领域对安全要求提高,故障模拟方法从随机缺陷建模转向系统性安全分析。
利多EDA工具厂商长期技术发展,但短期无供需影响。
AI封装瓶颈正从基板向硅片级集成转移。CoWoS架构虽成熟但暴露了现代封装堆栈的极限。此为技术趋势分析,暂无直接价格影响。
文章提出AI封装将引入垂直系统电磁走廊,利用玻璃基板与TGV实现垂直信号与电源传输。随着带宽与功率密度提升,异构集成架构正从平面转向立体。
长期利好玻璃基板与先进封装产业链的技术升级预期。
Intel与Synopsys合作推进EMIB设计方法论,旨在解决多芯片集成带来的设计复杂性。随着芯片数量增加,信号完整性与电源完整性成为关键挑战,协同设计工具可优化性能。
该技术趋势将推动先进封装市场发展,但短期内对现货价格无直接影响。
黄仁勋称华为的Tau Scaling Law为突破,但未对TSMC构成威胁。华为LogicFolding技术旨在通过堆叠电路层实现高性能,预计2026年应用于Kirin芯片。
黄仁勋的评论缓解了对TSMC先进封装业务的担忧,但华为量产的不确定性限制了短期影响。
华为芯片业务负责人何庭波在IEEE会议上发布“τ定律”及逻辑折叠技术。该技术旨在突破光刻机物理极限,通过垂直分布逻辑门缩短信号延迟。
目前仍为提案阶段,面临EDA工具和工艺偏差挑战,尚未形成行业标准。
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All teardowns| Analog | $0.68 | −5.9% |
|---|---|---|
| Connector | $0.75 | +0.2% |
| CPU | $386.74 | −21.3% |
| DDR4 | $88.40 | −0.2% |
| DDR52026-W13 | $14.89 | −11.2% |
| GPU | $478.20 | +8.2% |
| MCU | $0.68 | −61.7%Unusual |
| MLCC | $0.01 | +54.0%Unusual |
| MOSFET | $0.12 | −82.8%Unusual |
| PMIC2026-W13 | $0.44 | −12.5% |
| SSD/HDD | $288.43 | n/a |