IBM与西门子合作推进nanostack晶体管架构,目标迈向制造
IBM与西门子将开展合作研究,开发IBM的nanostack晶体管架构,目标是将该设计推向制造阶段。两家公司称该工作可能影响全球芯片性能、能效和人工智能计算,因其旨在解决7埃节点之后的设计、仿真、光刻和生产挑战。此为合作研究计划,尚未涉及实际制造。
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IBM与西门子将开展合作研究,开发IBM的nanostack晶体管架构,目标是将该设计推向制造阶段。两家公司称该工作可能影响全球芯片性能、能效和人工智能计算,因其旨在解决7埃节点之后的设计、仿真、光刻和生产挑战。此为合作研究计划,尚未涉及实际制造。
IBM与西门子宣布合作开展研究,以推进IBM的nanostack架构;该架构在其7埃节点上集成近1000亿颗晶体管。西门子方面贡献EDA、仿真与光刻方面的专业能力。原文未说明原因,亦未给出具体时间表或财务条款。
IBM与西门子宣布开展研究合作,推进IBM的3D纳米堆叠(3D nanostack)晶体管架构,目标是应对未来埃级(angstrom-scale)半导体在设计和制造上的挑战。双方将把IBM的半导体研究与西门子在电子设计自动化(EDA)、仿真和光刻方面的专长相结合,帮助该技术更接近商业化量产。该合作为研究协作,距离商业化生产仍为目标方向而非已实现结果,原文未说明原因或具体时间表。
IBM与西门子宣布开展联合研究,推进IBM今年公布的NanoStack晶体管架构,重点开发新一代芯片设计、仿真与制造所需的工具和工艺;IBM负责半导体器件技术,西门子贡献电子设计自动化、工艺模拟、光刻优化及先进制造软件能力。NanoStack把传统并排排布的晶体管改为垂直堆叠并让不同层错位排列,IBM称其为业界已知首种基于纳米片的三维晶体管设计。IBM今年6月公布其7埃米级(0.7纳米)技术研究成果,称在指甲大小的芯片上可集成近1000亿个晶体管,密度约为其2纳米芯片的两倍;据IBM论文估算,与其2纳米节点相比最高可带来约50%的性能提升,或在性能相当时降低约70%的能耗;另有研究显示NanoStack架构可使SRAM面积缩小约40%——这些均属IBM对研究技术的测算和预测,不是已量产产品的实测表现。IBM表示已通过超薄介电键合、双沟道工程及可正常切换的CMOS反相器等实验验证NanoStack具备实际制造和运算可行性,但量产仍需解决晶圆键合与对准、层间散热、微细布线、背面供电及三维检测等问题;IBM曾称最早可能在未来五年内推进至生产阶段。此次合作公告未公布具体开发时间表、投资金额或商业量产客户,重点在于建立工具链而非宣布新芯片投产。
IBM(纽约证券交易所代码:IBM)与西门子今日宣布开展新研究合作,旨在推进IBM今年早些时候发布的纳米堆叠(nanostack)晶体管架构。该合作将结合IBM在半导体器件创新方面的领先地位与西门子在电子设计自动化(EDA)、工艺仿真、光刻优化和先进制造软件方面的专业知识,以加速nanostack的开发。据原文,nanostack是业界已知首个三维纳米片(nanosheet)设计,通过垂直堆叠和交错排列晶体管在芯片上容纳更多晶体管,在当前7埃(angstrom)节点上于指甲大小的空间内实现近1000亿个晶体管;该设计还可在每个堆叠层内使用不同材料组合,独立优化每个晶体管的性能和能效,为能效、性能和SRAM缩放带来提升。此为合作研究宣布,属计划阶段,原文未说明原因。
IBM与Lam Research签署五年合作,在Albany实验室开发亚1nm逻辑电路。合作聚焦于Lam的Aether干式光刻胶技术,以解决高数值孔径EUV光刻中的随机噪声问题。
Lam Research设备与材料业务,确立其在先进制程光刻领域的长期竞争优势。
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| DDR52026-W13 | $14.89 | −11.2% |
| GPU | $478.20 | +8.2% |
| MCU | $0.68 | −61.7%Unusual |
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