Velaura技术削减AI算力功耗2X至4X
Velaura公司宣称其技术可将AI算力功耗降低2X至4X。该技术主要针对算术计算单元，占XPU功耗的40%-70%。
利多
随着算力成为AI瓶颈，能效提升有望刺激相关芯片需求。
- 相关厂商
- Velaura
- 影响评分
- 15 / 100，低影响
Velaura公司宣称其技术可将AI算力功耗降低2X至4X。该技术主要针对算术计算单元，占XPU功耗的40%-70%。
随着算力成为AI瓶颈，能效提升有望刺激相关芯片需求。
AMD Zen7架构（代号Snowmass）预计2028年年中发布，采用台积电1.4nm工艺，核心数达384个，IPC提升15-25%。该架构将采用台积电A14工艺及3nm/4nm混合芯粒设计，进一步强化AMD在服务器领域的竞争力。
长期技术路线图确认，强化AMD在高端服务器市场的竞争力。
AMD计划通过混搭Zen 2-5模块推出Zen 6 LP低功耗核心，主要面向笔记本和掌机市场。此举旨在降低功耗与芯片面积，但当前仍属爆料阶段。
(Neutral impact on current market).
知名超频工具作者1usmus披露了AMD Zen 6架构的智能功耗分配与低功耗核心特性。该机制通过优先保障游戏关键线程频率并限制后台任务资源，优化了功耗预算使用。
这些特性属于未来产品的技术架构优化，目前尚未量产，对现货市场无直接影响。
BEOL集成磁技术通过在CMOS晶圆上沉积磁薄膜和导电绕组，将无源元件嵌入半导体制造工艺。该技术利用标准金属互连步骤和低温沉积工艺，制造平面螺旋或环形微型电感器，减少寄生电阻和电感。
Meta部署自研Vistara ASIC，将DDR4内存桥接至仅支持DDR5的AMD Turin服务器，单机总容量达1TB。针对DDR5价格飙升及供需失衡，Meta通过CXL 2.0技术回收旧服务器DDR4模块以降低硬件成本。
DDR4生命周期延长及CXL技术在企业级内存扩展中的应用趋势。
英特尔计划于2027年推出Razor Lake系列，采用类似AMD Zen5的统一核心架构。该架构要求P核与E核架构一致，并将在Hammer Lake中重装超线程技术。
属于长期技术路线图，对当前现货市场供需无直接影响。
ETH Zurich研究人员发现AMD EPYC平台安全漏洞，可100%成功读取内存。该漏洞利用UEFI和Infinity Fabric配置缺陷，无需物理访问即可绕过SEV-SNP机密计算保护。
AMD服务器芯片需求，云服务商需重新评估EPYC安全性。
文章解析了抽头电感降压转换器的技术原理，重点阐述了铁氧体磁芯加气隙在功率电感设计中的关键作用。
该内容属于技术背景资料，不涉及短期供需或价格变动。
PLS调试工具UDE现支持ST的Stellar P3E汽车MCU，该芯片集成AI加速器并计划于2026年底量产。该工具支持多核调试与系统分析，旨在优化未来汽车电子开发环境。
影响。
英飞凌宣布计划推出基于RISC-V架构的AURIX车规MCU产品。此次转型旨在应对软件定义汽车(SDV)需求及降低对Arm架构的依赖。
RISC-V在车规领域的长期生态建设进度，短期对现货价格无直接影响。
Analog Bits将在台积电2026技术论坛展示基于N2P工艺的实时片上电源传感与传输IP，其中LDO面积减少30%。该IP旨在解决先进AI/HPC芯片的功率密度与可靠性挑战。
/利空/关注：此为远期技术展示，对当前元器件供应、价格及交易无直接影响。
NXP扩大使用Arteris NoC IP以支持复杂边缘AI架构。随着异构计算平台需求增长，片上互连架构成为设计关键。
无直接供需影响。
三星电机已向苹果直接供应玻璃基板样品，用于评估。此举被视为苹果为其内部AI服务器芯片（代号Baltra）未来自主封装进行长期铺垫。
长期可能影响高端封装供应链格局，但无短期价格影响。
Arm推出AGI CPU，Intel高管质疑其必要性。Arm声称其136核芯片在功率和效率上优于x86，而Nvidia也展示了Vera CPU。
AI处理器架构的技术辩论，对现货价格无直接影响。
新思科技在2026年用户大会上宣布对其硬件辅助验证平台进行软件定义升级，以应对AI芯片设计复杂化带来的验证瓶颈。此举是EDA工具链的内部产品迭代，不涉及芯片制造或供应。
对元器件现货供应、需求及价格无直接影响，仅影响芯片设计周期效率。
西门子EDA发布白皮书，阐述利用大规模并行GPU加速光刻计算中的栅格化瓶颈。此举旨在提升先进制程芯片设计流程的效率，属于软件工具层面的长期研发进展。
/利空/关注: 中性。该技术进展不直接影响元器件供需或价格，对交易无即时影响。
英特尔即将推出的Panther Lake-H移动处理器采用SoC Tile（Intel 18A制程）、图形Tile（Intel 3制程）和I/O Tile（TSMC N6制程）的分离式设计。面向超便携设备的Panther Lake-U处理器将采用基于台积电N3E制程的12 Xe核心图形Tile。
/利多/关注：中性，此为技术路线图更新，对当前现货交易无直接影响。
RISC-V RVA23规范将矢量扩展(RVV)设为强制要求，使性能增长路径从推测执行转向显式并行。该架构转变允许标量核心更简单、更确定，同时通过矢量单元维持吞吐。
长期看可能提升特定计算领域的能效与成本结构，对当前供应链及现货价格无直接影响。
爆款新品里，到底装了谁的芯片？拆开，一颗一颗给你看。
全部拆解| Analog | $0.68 | −5.9% |
|---|---|---|
| 连接器 | $0.75 | +0.2% |
| CPU | $386.74 | −21.3% |
| DDR4 | $88.40 | −0.2% |
| DDR52026-W13 | $14.89 | −11.2% |
| GPU | $478.20 | +8.2% |
| MCU | $0.68 | −61.7%异常波动 |
| MLCC | $0.01 | +54.0%异常波动 |
| MOSFET | $0.12 | −82.8%异常波动 |
| PMIC2026-W13 | $0.44 | −12.5% |
| SSD/HDD | $288.43 | 暂无 |