韩日研究人员提出V-Die与MOSAIC架构，将DRAM垂直放置以解决HBM散热问题。V-Die通过液冷将互连提升4倍并降低37%延迟，MOSAIC则利用感应耦合提升30%容量与3倍热导率。中性：该技术目前仍处于原型阶段，对现货价格无直接影响。

JEDEC发布JESD330-4标准，定义SPHBM4接口，利用4:1串行化将信号从2048降至512。该标准允许在有机基板上使用HBM4同款DRAM颗粒。利多：有机基板成本低于硅基板，有望降低HBM4模组成本并提升堆叠数量。

Intel计划开发XBM和ZAM以挑战HBM主导地位，目标2030年商业化。尽管面临生态系统壁垒，但并行开发表明其决心。关注：该技术趋势对当前供需无直接影响。

Georgia Tech研究人员推出“Open DRAM Model”以分析3D DRAM架构。该模型支持对6F2 BCAT、4F2 VCT及堆叠3D DRAM的电路级分析。利多：该技术为未来存储架构演进提供重要分析工具。

SambaNova混合计算平台结合H200与SN50 RDUs在MiniMax M2.7基准测试中达到763 tok/s。该架构通过分离预填充和解码任务，旨在延长老旧GPU机队的生命周期。关注 - 基准测试验证了SambaNova的技术，但尚未对标准组件的供应短缺或价格变动产生直接影响。

微星发布AM5主板BIOS，正式验证CXMT DDR5内存最高支持8200MT/s（双槽）及7200MT/s（四槽），此前频率上限约为6800MT/s。此举延续了年初针对Intel平台的优化策略。利多CXMT DDR5的市场需求与品牌形象。

Meta部署自研Vistara ASIC，将DDR4内存桥接至仅支持DDR5的AMD Turin服务器，单机总容量达1TB。针对DDR5价格飙升及供需失衡，Meta通过CXL 2.0技术回收旧服务器DDR4模块以降低硬件成本。关注DDR4生命周期延长及CXL技术在企业级内存扩展中的应用趋势。

Solidigm VP Avi Shetty 展望未来技术，包括 PCIe 6.0 SSD 和液冷存储。这是技术路线图讨论，而非供应链冲击。中性。

SemiAnalysis拆解华为麒麟9030发现，中芯国际N+3工艺局部金属间距达32.5nm，优于英特尔18A量产间距36nm。该芯片采用DUV光刻及多重曝光技术，通过双鳍、接触孔直接位于有源栅极等手段提升密度，但密度仍比英特尔18A低38%。利空：技术指标落后，短期无供需影响。

亚利桑那州立大学与佐治亚理工学院研究人员分析了单晶集成IWO eDRAM的Rowhammer漏洞。IWO eDRAM是面向M3D集成的下一代内存技术。关注：该研究为下一代eDRAM的可靠性评估提供了重要技术参考。

ETH Zurich研究人员发现AMD EPYC平台安全漏洞，可100%成功读取内存。该漏洞利用UEFI和Infinity Fabric配置缺陷，无需物理访问即可绕过SEV-SNP机密计算保护。利空AMD服务器芯片需求，云服务商需重新评估EPYC安全性。

JEDEC发布JESD82-552标准并推进MRDIMM Gen2（12800MT/s）路线图。此举旨在满足AI与云计算的高带宽需求，强化信号完整性。利多：长期利好高性能内存生态建设，但短期现货价无直接影响。

JEDEC发布DDR5 MDB标准（JESD82-552）并推进MRDIMM Gen 2路线图，目标为12,800 MT/s。此举旨在定义更高带宽接口逻辑，推动DDR5技术演进。关注DDR5 MRDIMM技术趋势，短期供需无直接影响。

NEO半导体成功演示3D X-DRAM技术概念验证。该技术属于先进存储研发范畴，目前处于早期阶段。关注：目前尚无量产计划，暂不构成现货市场供需变动。

三星在IEEE展示了基于CXL 2.0标准的Pangea v2内存系统，宣称性能较RDMA提升高达10.2倍。SK海力士与美光亦在推进CXL研发，三星计划2026年内推出基于CXL 3.2的Pangea v3。中性：此为长期技术路线图，对当前组件供应、价格及交易决策无直接影响。

NEO半导体成功验证3D X-DRAM POC，利用3D NAND工艺实现HBM容量提升8倍至1.5TB。该技术旨在解决当前HBM供需紧张及高成本问题。关注：POC验证成功表明3D NAND基础设施可用于制造下一代DRAM，但商业化落地尚需时日。

三星电子据报已生产出10纳米以下DRAM的工作芯片，SK海力士则准备对其下一代高带宽内存产品进行采样。这是两家公司在各自技术路线图上的长期研发进展。中性：此为前瞻性研发公告，对当前供应、需求及价格无直接影响。

英特尔与软银旗下SAIMEMORY获得日本NEDO资助，启动为期3.5年的Z-Angle Memory（ZAM）研发项目，目标功耗降低40-50%，容量最高512GB。该项目被视为HBM的潜在替代方案，旨在解决AI/HPC领域未来内存瓶颈。中性：此为长期研发里程碑，对当前现货供应及价格无直接影响。

三星电子首次在10a（亚10纳米）DRAM工艺上制造出功能正常的芯片，应用了4F²单元和垂直沟道晶体管（VCT）结构。该技术旨在突破DRAM微缩极限，计划于2028年量产。中性：此为远期研发里程碑，对当前DRAM供应、价格及交易决策无直接影响。

三星电子据称已生产出10a DRAM的工作晶圆，为首个采用4F方形和垂直沟道晶体管技术的10纳米以下节点。该公司目标是在2028年实现该技术的大规模生产。中性：此为长期研发里程碑，对近期供应、价格及交易决策无直接影响。