英特尔、台积电、三星与IBM研究院三年内均以硅片验证CFET架构，业界预测2030年代初（部分至2032年）用于量产逻辑芯片

发生了什么

文章为技术背景综述：过去三年，英特尔、台积电、三星和IBM研究院均已通过实际硅片验证CFET（互补场效应晶体管）架构的可行性。在2023年12月的IEDM上，三家公司在同一场会议首次展示CFET数据：英特尔展示完整反相器，采用60纳米接触多晶硅间距，每器件三个堆叠纳米片（此前为两个），器件间距从50纳米缩减至30纳米，并结合背面供电；三星在3DSFET架构中以45和48纳米栅极间距展示单纳米片结构，并将源/漏隔离从湿法刻蚀转为干法刻蚀，据称良率提高约80%；台积电在48纳米栅极间距方案中采用高锗含量SiGe。当时业界估计CFET商业化生产还需7到10年。IEDM 2024上，台积电展示其所称首个功能完整的CFET反相器（单片集成，48纳米栅极间距，电压高达1.2伏，亚阈值摆幅74–76 mV/decade）；三星与IBM联合展示阶梯状结构（底部NFET两个较宽纳米片、顶部PFET三个较窄沟道）；英特尔未发布新CFET数据。2026年VLSI研讨会上，英特尔展示基于(110)晶向衬底、45纳米栅极间距、2×2 RibbonFET纳米片阵列、结合PowerVia背面供电与epi-to-epi通孔的反相器，PMOS置于NMOS之上，中间隔离层厚度不足10纳米；三星提出42纳米栅极间距、上下器件各三个纳米片沟道的3DSFET，据称为目前沟道数量最多的堆叠式FET。IBM围绕顺序集成路线制定Nanostack路线图，称单片集成退火温度可超过900°C且持续数小时；据IBM预测，与当前2纳米级工艺节点相比该技术可带来约50%性能提升、70%能效改善和40%面积缩减，四层结构较两层可再缩小约40%电路面积，从最新研究成果算起商业化约还需六年。业界预测普遍指向2030年代初CFET首次用于量产逻辑芯片，部分预测推迟至2032年。原文未说明与采购价格相关的直接供需影响。

影响与信号

受影响器件与厂商

来源与时间

来源：格隆汇·半导体 · 2026/10/25 · 查看原始来源